Chapter 15

과도·AC·혼합 모드

지금까지 푼 것은 모두 정상 상태였다. 바이어스를 걸고, 모든 것이 자리 잡을 때까지 기다린 뒤의 해다. 그러나 회로 속 트랜지스터는 한 번도 기다려 주지 않는다. 피코초 단위로 게이트가 오르내리고, 그동안 전하가 채널과 접합에 쌓였다가 빠져나간다. 이 장은 드리프트-확산 방정식에 시간을 되돌려 놓는다. 시간 적분이 왜 음해법이어야 하는지, 작은 신호를 얹으면 용량이 어떻게 나오는지, 그리고 소자 방정식과 회로 방정식을 한꺼번에 풀면 인버터의 지연을 얼마나 직접 계산할 수 있는지를 차례로 만져 본다.

시간이 들어온 드리프트-확산

3장의 연속 방정식에는 원래 시간 미분이 있었다. 정상 상태에서 지웠을 뿐이다. 다시 살리면 TCAD가 푸는 방정식 묶음은 다음과 같다.

$$\nabla\cdot(\varepsilon\nabla\psi) = -q\,(p - n + N_D^+ - N_A^-),\qquad \frac{\partial n}{\partial t} = \frac{1}{q}\nabla\cdot\mathbf{J}_n - R,\qquad \frac{\partial p}{\partial t} = -\frac{1}{q}\nabla\cdot\mathbf{J}_p - R$$
\(\psi\): 전위, \(n, p\): 전자·정공 농도, \(\mathbf{J}_n, \mathbf{J}_p\): 샤페터-거멜로 이산화한 전류 밀도, \(R\): 순 재결합률. 포아송 방정식에는 시간 미분이 없다(준정전기 근사). 전위는 매 순간 전하 분포를 따라간다.

시간 미분이 생기면 단자에서 보는 전류도 달라진다. 전자·정공 전류에 더해 전계가 시간에 따라 변하며 만드는 변위 전류(Displacement current)가 흐른다. 포아송 식을 시간으로 미분해 연속 방정식과 더하면 총전류의 발산이 0이 된다.

$$\mathbf{J}_{\mathrm{tot}} = \mathbf{J}_n + \mathbf{J}_p + \varepsilon\,\frac{\partial \mathbf{E}}{\partial t},\qquad \nabla\cdot\mathbf{J}_{\mathrm{tot}} = 0$$
정상 상태에서는 셋째 항이 사라진다. 커패시터의 충전 전류, 게이트 전류의 대부분, 역바이어스 접합의 AC 전류가 모두 이 항이다. 산화막처럼 캐리어가 없는 곳에서는 변위 전류만 흐른다.
이 장은 TCAD 흐름의 어디인가 공정 모사 → 구조·격자 → 물리 모델 → 수치 해 → 소자 특성 → 보정·활용 가운데 수치 해 단계다. 5장이 정상 상태의 뉴턴 반복을 다뤘다면, 이 장은 그 뉴턴 반복을 시간 축을 따라 매 단계 다시 돌리는 법, 그리고 정상 해 주변을 선형화해 주파수 응답을 얻는 법을 다룬다. 마지막에는 소자 바깥의 회로 방정식까지 같은 뉴턴 행렬에 넣는다.

시간 이산화와 뻣뻣함

시간 미분을 차분으로 바꾸는 방법은 여러 가지다. 연속 방정식을 \(du/dt = f(u)\)로 쓰면 가장 단순한 두 가지는 다음과 같다.

$$\text{전진 오일러: } u^{k+1} = u^k + \Delta t\, f(u^k), \qquad \text{후진 오일러: } u^{k+1} = u^k + \Delta t\, f(u^{k+1})$$
전진(양해법)은 이미 아는 값으로 바로 계산한다. 후진(음해법)은 모르는 \(u^{k+1}\)이 양변에 있어서 매 단계 비선형 연립 방정식을 풀어야 한다. 드리프트-확산에서는 매 단계가 5장의 뉴턴 반복 한 벌이다.

음해법이 단계마다 훨씬 비싼데도 반도체 소자 시뮬레이터는 예외 없이 음해법을 쓴다. 이유는 방정식 안에 시간 척도가 극단적으로 다른 과정이 함께 들어 있기 때문이다. 가장 빠른 것은 다수 캐리어가 전하 불균형을 지우는 유전 이완 시간(Dielectric relaxation time)이다.

$$\tau_d = \frac{\varepsilon}{q\,\mu\,N}$$
\(N = 10^{18}\,\mathrm{cm^{-3}}\), \(\mu \approx 270\,\mathrm{cm^2/V\cdot s}\)이면 \(\tau_d \approx 2\times10^{-14}\) s. 고농도 소스/드레인(\(10^{20}\))에서는 약 \(10^{-15}\) s다. 반면 관심 있는 회로 과도는 ps~ns, 소수 캐리어 수명은 \(10^{-7}\) s 수준이다.

시간 척도의 비가 \(10^{6}\)~\(10^{8}\)에 이르는 방정식을 뻣뻣하다(Stiff)고 한다. 양해법은 가장 빠른 모드보다 짧은 간격으로만 안정하므로, ns 과도를 fs 간격으로 걸어야 한다. 음해법은 빠른 모드를 간격과 상관없이 안정하게 감쇠시킨다. 아래 시뮬레이터는 이 차이를 1D 확산 방정식 하나로 보여 준다. 격자 간격이 \(h\)이면 가장 빠른 모드의 감쇠율은 \(\lambda_{\max} \approx 4D/h^2\)이고, 전진 오일러는 \(\Delta t \le h^2/2D\)에서만 안정하다.

SIMULATOR

양해법과 음해법: 시간 간격을 키우면

시간 단계 수—
λmaxΔt—
증폭 인자 R(λmaxΔt)—
최대 오차—
해볼 것: ① 전진 오일러에서 Δt를 한계(1)의 바로 위로 올린다. 가장 빠른 톱니 모드의 증폭 인자가 −1 아래로 내려가며 해가 폭발한다. ② 후진 오일러로 바꾸고 Δt를 한계의 30배로 키운다. 몇 단계만에 끝나고 안정하지만 오차가 커진다(1차 정확도). ③ 사다리꼴로 바꾼다. 같은 30배에서 계단 모서리에 톱니가 남는다. R(∞) = −1이라 빠른 모드가 줄지 않고 부호만 바꾼다. ④ TR-BDF2는 2차 정확도를 지키면서 빠른 모드를 지운다. (D = 1, 길이 1, 내부 39점, 양 끝 u = 0, 초기 상자 0.3~0.7, t = 0.06에서 비교. 정답은 같은 격자의 고유 모드 전개로 구한 시간 연속 해다.)

오른쪽 아래 그래프가 핵심이다. 선형 문제 \(du/dt = -\lambda u\)에 각 방법을 한 단계 적용하면 \(u^{k+1} = R(z)\,u^k\), \(z = \lambda\Delta t\)가 된다. 정확한 답은 \(e^{-z}\)다. 전진 오일러 \(R = 1 - z\)는 \(z > 2\)에서 \(|R| > 1\)이 되어 발산한다. 후진 오일러 \(R = 1/(1+z)\)는 모든 \(z\)에서 \(|R| < 1\)이고 \(z \to \infty\)에서 0으로 간다. 이 성질을 L-안정(L-stable)이라 한다. 사다리꼴 \(R = (1 - z/2)/(1 + z/2)\)은 2차로 정확하지만 \(z \to \infty\)에서 −1로 가서 뻣뻣한 모드를 지우지 못한다.

방법정확도 차수안정성R(∞)TCAD에서의 쓰임
전진 오일러1\(\Delta t < 2/\lambda_{\max}\)−∞쓰지 않는다(유전 이완 때문에 fs 간격)
후진 오일러(BDF1)1A·L-안정0가장 튼튼하다. 첫 단계와 불연속 직후에 쓴다
사다리꼴(TR)2A-안정−1단독으로는 울림이 남는다
BDF22A·L-안정0여러 단계 방법, 시작에 이전 해가 필요
TR-BDF22A·L-안정0Bank 등(1985)이 소자 시뮬레이션용으로 제안, 상용 도구의 기본값으로 널리 쓰인다

TR-BDF2는 한 단계를 둘로 나눈다. 앞의 \(\gamma\Delta t\)(\(\gamma = 2 - \sqrt2 \approx 0.59\))는 사다리꼴로, 남은 구간은 BDF2로 건넌다. 두 번의 뉴턴 풀이가 들어가지만 2차 정확도와 L-안정을 모두 얻는다. 시간 간격은 고정하지 않는다. 두 해(예: TR 단계와 BDF2 단계)의 차이로 국소 절단 오차(Local truncation error, LTE)를 어림하고, 허용치에 맞춰 다음 간격을 \(\Delta t_{\mathrm{new}} = \Delta t\,(\mathrm{tol}/\mathrm{LTE})^{1/(p+1)}\)로 고친다. 스위칭 순간에는 간격이 줄고, 아무 일도 없는 구간에서는 수십 배로 늘어난다. 뉴턴이 수렴하지 못하면 간격을 반으로 줄여 다시 푼다. 이 책의 1D 과도 풀이기(TC.dd1dTransient)는 후진 오일러에 이 "실패하면 반으로" 규칙만 넣은 가장 단순한 형태다.

다이오드 역회복

과도 해석의 고전적 예제는 다이오드를 순방향에서 역방향으로 갑자기 뒤집는 실험이다. 순방향으로 흐르는 동안 n 영역에는 주입된 정공이 쌓여 있다. 전원이 역방향으로 바뀌어도 이 저장 전하가 남아 있는 동안 접합은 여전히 순방향으로 바이어스되어 있고, 다이오드는 거의 단락처럼 행동한다. 전류는 외부 저항이 허락하는 만큼 거꾸로 흐른다. 이 구간이 저장 시간(Storage time) \(t_s\)다. 저장 전하가 바닥나야 접합 전압이 0을 지나 역방향으로 넘어가고, 전류가 꼬리를 그리며 줄어든다.

$$\frac{dQ_p}{dt} = -I(t) - \frac{Q_p}{\tau_p}\quad\Rightarrow\quad t_s \approx \tau_p\ln\!\left(1 + \frac{I_F}{I_R}\right)\;(\text{긴 다이오드}),\qquad t_s \approx \frac{Q_F}{I_R},\;\; Q_F \approx I_F\,\frac{W_n^2}{2D_p}\;(\text{짧은 다이오드})$$
전하 제어 모델. \(Q_p\): n 영역에 저장된 정공 전하, \(I_F\): 순방향 전류, \(I_R\): 저장 구간의 역전류, \(W_n\): n 영역 중성 폭, \(D_p\): 정공 확산 계수. 중성 폭이 확산 거리 \(L_p = \sqrt{D_p\tau_p}\)보다 짧으면 저장 전하는 수명이 아니라 통과 시간 \(W_n^2/2D_p\)로 정해진다.

아래 시뮬레이터는 p⁺(10¹⁸)/n(10¹⁶) 다이오드에 전원과 직렬 저항을 달고 TC.ddSolver1d를 한 단계씩 후진 오일러로 전진시킨다. 매 단계가 370점 격자의 뉴턴 반복이다. 순방향 전원 전압과 역방향 전원 전압, 수명을 바꿔 본다.

SIMULATOR

역회복: 저장 전하가 빠져나가는 동안

IF / IR—
저장 시간 ts (Vd = 0)—
전하 제어 QF/IR—
긴 다이오드 식—
해볼 것: ① 기본값(+5 → −5 V, τ = 100 ns)에서 전류가 거의 평평한 역전류를 유지하다가 떨어지는 모습과, 아래 그래프에서 정공 더미가 접합 쪽부터 비는 모습을 본다. ② VR을 −10 V로 키운다. 역전류가 커지는 만큼 저장 시간이 짧아진다. ③ τp를 1 ns로 줄인다. 저장 전하가 절반 이하로 줄어 저장 시간도 짧아지고, 전하 제어 값 QF/IR은 여전히 잘 맞는다. 긴 다이오드 식은 수명만 보므로 1 ns 아래를 내놓아 크게 빗나간다(공핍층 전하와 p⁺ 쪽 전자처럼 이 식이 빼먹은 전하가 남아 있다). 반대로 τp를 1 µs로 늘리면 n 영역(5 µm)이 확산 거리(약 30 µm)보다 훨씬 짧아 저장 전하는 통과 시간이 정하고, 긴 다이오드 식은 수백 ns를 내며 또 틀린다. (p⁺ 10¹⁸ / n 10¹⁶ 계단 접합, 길이 10 µm, 직렬 저항 1 Ω·cm², SRH + 오제, 0~60 ns를 150단계 후진 오일러, 단위 면적당 전류)

전류 그래프의 평평한 구간에서 다이오드 전압은 아직 양수다. 접합 근처 정공 농도가 평형값 위에 있는 한 접합 전압은 \(V_t\ln(p_n(0)/p_{n0})\)로 양수를 유지하기 때문이다. 아래 그래프에서 접합 쪽 정공 농도가 평형값까지 떨어지는 순간이 저장 시간의 끝이다. 같은 수의 정공을 빼내는 데 걸리는 시간이므로 역전류를 두 배로 하면 저장 시간은 거의 반이 된다. 전력용 다이오드에서 수명을 일부러 줄이는(금·백금 확산, 전자선 조사) 이유가 여기 있다. 대신 수명을 줄이면 순방향 전압 강하와 누설이 커진다.

과도 해석의 비용 한 단계의 비용은 정상 상태 한 점과 같다. 150단계 역회복은 바이어스 150점 스윕과 비슷한 시간이 든다. 1D에서는 1초도 걸리지 않지만 2D·3D 소자에서는 단계 하나가 수 초~수 분이다. 그래서 필요한 것이 주파수 영역의 지름길, 소신호 AC 해석이다.

소신호 AC 해석

바이어스 \(V_0\)에서 정상 해 \(u_0 = (\psi, n, p)\)를 구했다고 하자. 여기에 작은 사인파 \(\delta V\,e^{j\omega t}\)를 얹으면 해도 \(u_0 + \delta u\,e^{j\omega t}\)로 흔들린다. 진폭이 충분히 작으면 이산화한 방정식 \(F(u) + M\,du/dt = 0\)을 \(u_0\) 주위에서 선형화할 수 있다.

$$\left(\mathbf{J} + j\omega\mathbf{M}\right)\delta u = -\frac{\partial F}{\partial V}\,\delta V,\qquad Y(\omega) = \frac{\delta I}{\delta V} = G(\omega) + j\omega C(\omega)$$
\(\mathbf{J}\): 정상 상태 뉴턴의 야코비안(이미 가지고 있다), \(\mathbf{M}\): 시간 미분 항의 질량 행렬(연속 방정식 칸에 제어 체적). 복소수 연립 방정식 한 번이면 한 주파수의 어드미턴스가 나온다. Laux(1985)의 정현파 정상 상태 해석이 상용 도구 AC 해석의 바탕이다.

여러 단자가 있으면 어드미턴스는 행렬이 된다. 단자 \(j\)를 흔들 때 단자 \(i\)에 흐르는 전류가 \(Y_{ij}\)이고, 저주파 극한의 허수부가 용량 행렬(Capacitance matrix)이다.

$$C_{ij} = \frac{\partial Q_i}{\partial V_j}\;(\text{부호 관례: } i \ne j\text{이면 } C_{ij} = -\partial Q_i/\partial V_j\text{로 양수로 쓴다}),\qquad \sum_i \frac{\partial Q_i}{\partial V_j} = 0$$
\(Q_i\): 단자 \(i\)의 전하. 모든 단자 전하의 합은 0이므로(전하 중성) 각 열의 합이 0이다. MOSFET에서 \(C_{gg} = \partial Q_g/\partial V_g = C_{gs} + C_{gd} + C_{gb}\).

용량을 얻는 또 하나의 길은 준정적 전하 차분(Charge differencing)이다. 바이어스를 \(\Delta V\)만큼 바꿔 정상 해를 두 번 구하고 \(\Delta Q/\Delta V\)를 계산한다. 정상 해만 있으면 되니 간단하지만, \(\Delta V\)가 크면 곡선의 할선을 재고, 너무 작으면 수치 잡음을 잰다. 아래 그래프에서 바이어스 점을 끌고 \(\Delta V\)를 바꿔 할선과 AC 접선을 비교해 본다.

SIMULATOR

C = dQ/dV: 전하 차분 대 AC 해석

바이어스 점을 좌우로 끈다
바이어스 V0—
AC 용량 (1 kHz)—
ΔQ/ΔV—
AC 대비 오차—
해볼 것: ① V0 = 0 V, ΔV = 1 mV에서 두 값이 네 자리까지 같다. 소신호 AC는 ΔV → 0 극한의 전하 차분이다. ② ΔV를 0.3~1 V로 키운다. 할선이 곡선의 휘어짐을 놓쳐 10~40% 틀린다. ③ 중앙 차분으로 바꾼다. 같은 ΔV에서 오차가 한 자릿수 이상 줄어든다(2차 정확도). ④ V0를 −3 V 쪽으로 끈다. 곡선이 평평해져 큰 ΔV도 덜 틀린다. (n⁺p가 아닌 대칭 1e17/1e17 계단 접합, 길이 2 µm, Q는 p쪽 공간 전하 q∫(p − n − NA)dx, 단위 면적당. 순방향 깊은 곳은 확산 전하가 n쪽에 쌓여 이 정의에서 빠지므로 0.35 V까지만 끈다.)

다음은 주파수다. 저주파에서 \(C\)는 전하 차분과 같다. 주파수를 올리면 어느 순간 전하가 신호를 따라가지 못한다. 역바이어스 접합의 공핍 용량은 다수 캐리어가 공핍 가장자리에서 들락거리는 것이라 유전 이완 시간만큼 빠르다. 순방향의 확산 용량(Diffusion capacitance)은 소수 캐리어가 중성 영역을 건너야 하므로 통과 시간(또는 수명) 너머에서 떨어지고, 그 몫이 컨덕턴스 \(G\)로 옮겨 간다.

SIMULATOR

다이오드 어드미턴스의 주파수 응답

C (1 kHz)—
공핍 근사 Cj—
확산 용량 몫—
C가 저주파 값의 절반인 주파수—
해볼 것: ① 역바이어스(−2 V)에서 C(f)는 수십 GHz까지 평평하고 공핍 근사(2kT/q 보정)와 같다. G는 거의 0이다. ② 기본값 0.7 V 순방향에서 저주파 C가 공핍 값의 약 2배다. 1~10 GHz에서 확산 몫이 떨어져 공핍 값 근처로 내려앉고, 그 자리에서 G가 올라간다. ③ 0.6 V로 낮추면 확산 몫이 작아 곡선이 공핍 값과 거의 겹친다. ④ 어느 바이어스든 수십 GHz 위에서는 C가 공핍 값보다도 작아진다. 중성 영역의 직렬 저항이 접합 용량과 RC를 이루기 때문이다. (TC.ac1d, 1e17/1e17 계단 접합, 길이 2 µm(양쪽 중성 영역 약 1 µm), τ = 100 ns, 1 kHz~1 THz 37점. 0.7 V 위에서는 공핍 근사가 무너지므로 0.7 V의 값을 그대로 둔다.)

순방향에서 저주파 \(C\)가 공핍 값보다 커진 몫이 확산 용량이다. 중성 영역이 확산 거리보다 짧은 이 구조에서는 \(C_d \approx g\,W^2/3D\)다(\(g\): 소신호 컨덕턴스, \(W\): 중성 폭). 주입된 소수 캐리어가 신호를 따라 중성 영역을 오가야 하므로 \(\omega W^2/D\)가 1을 크게 넘으면 따라가지 못한다. \(W \approx 1\) µm, \(D \approx 8\sim20\,\mathrm{cm^2/s}\)이면 그 경계가 GHz 대역이다. 이 주파수 의존은 전하 차분으로는 절대 볼 수 없다. 준정적 가정이 바로 "전하가 즉시 따라간다"는 가정이기 때문이다.

MOSFET 게이트 용량 Cgg-Vg

11장의 MOS 커패시터는 1D였다. 실제 트랜지스터의 게이트 용량에는 채널 위의 진성 용량 외에 소스/드레인 확장부와 겹친 겹침 용량(Overlap capacitance), 게이트 옆면에서 스페이서를 지나 실리콘으로 가는 가장자리 용량(Fringe capacitance)이 붙는다. 짧은 게이트일수록 이 몫이 커지므로 2D로 풀어야 한다.

드레인 전압이 0이면 소자는 평형이다. 그러면 \(V_g\)마다 2D 비선형 포아송만 풀면 되고(전자는 소스·드레인에서 공급된다), 게이트 전하는 게이트 경계를 지나는 전속으로 구한다.

$$Q_g = \oint_{\partial\,\mathrm{gate}} \varepsilon\,\mathbf{E}\cdot d\mathbf{A} \;\approx\; \sum_{\text{게이트 경계 변}} \varepsilon\,\frac{A_e}{\ell_e}\,(\psi_{\mathrm{gate}} - \psi_{\mathrm{out}}),\qquad C_{gg} = \frac{dQ_g}{dV_g}$$
박스 적분 격자의 변 결합 계수(\(\varepsilon A_e/\ell_e\))를 그대로 쓰면 포아송 이산식과 정확히 같은 가우스 법칙이 된다. 폭 1 µm당 fF로 쓴다(fF/µm). 비교 기준은 진성 산화막 용량 \(C_{ox}L_g\) = 2.88 µF/cm² × 45 nm ≈ 1.30 fF/µm.

아래 시뮬레이터는 TN-45를 coarse 격자에 올려 \(V_g\) = −2 ~ 1.5 V를 0.1 V 간격으로 풀고 \(Q_g\)를 중앙 차분한다. 곡선 위를 끌면 그 게이트 전압에서 전자 또는 정공 농도 지도가 나온다. 게이트 길이를 바꿔 본다.

SIMULATOR

TN-45의 Cgg-Vg (2D 포아송 + 전하 차분)

곡선 위를 좌우로 끈다
선택한 Vg의 Cgg—
최소 (공핍)—
강반전 (Vg = 1 V)—
CoxLg—
해볼 것: ① Lg 45 nm에서 −2 V(축적), −0.7 V(공핍), 1 V(반전)를 차례로 끌어 지도를 본다. 축적에서는 정공이, 반전에서는 전자가 표면에 붙는다. ② 강반전 Cgg가 CoxLg보다 작다. 다결정 게이트 공핍과 반전층 두께가 직렬로 들어가기 때문이다(11장의 CET). ③ 공핍 영역의 최솟값은 CoxLg의 절반을 넘는다. 겹침·가장자리 몫이 바닥을 받친다. Lg를 180 nm로 늘리면 바닥이 상대적으로 깊어진다. (드레인·소스·기판 0 V 평형, 2D 비선형 포아송, n⁺ 다결정 게이트 2e20 공핍 포함, 양자 보정 없음, coarse 격자. 축적은 VFB ≈ −1.1 V 아래에서 시작한다.)

곡선의 모양은 1D MOS-C의 저주파 C-V와 같다. 다만 두 가지가 다르다. 첫째, 반전 쪽이 고주파에서도 올라간다. 1D MOS-C의 고주파 C-V에서 반전 용량이 사라졌던 것은 소수 캐리어를 기판의 생성으로만 공급해야 했기 때문인데, 트랜지스터에서는 소스/드레인이 전자를 ps 단위로 공급한다. 둘째, 바닥이 높다. 2D에서 Lg 45 nm의 공핍 최솟값은 약 0.75 fF/µm로, 그중 상당 부분이 확장부와 겹친 부분과 스페이서를 지나는 가장자리 용량이다. 게이트가 짧아질수록 진성 몫은 \(L_g\)에 비례해 줄지만 겹침·가장자리 몫은 거의 그대로라서, 회로 속도에서 이 기생 몫이 점점 중요해진다.

Cgs와 Cgd는 어떻게 나누는가 드레인 전압이 0이 아니면 소자는 평형이 아니므로 포아송만으로는 안 되고 드리프트-확산 해가 필요하다. 2D 해에서 \(C_{gd} = -\partial Q_g/\partial V_d\)를 차분하면 포화 영역에서 \(C_{gd}\)가 겹침 몫 수준으로 줄어든다. 채널이 드레인 끝에서 핀치오프되어 드레인 전압이 채널 전하에 거의 닿지 않기 때문이다. 압축 모델의 고전적 분할(Meyer 모델: 포화에서 \(C_{gs} = \tfrac23 C_{ox}WL\), \(C_{gd} \approx 0\))이 바로 이것을 근사한 것이다. 전하 보존을 지키려면 용량이 아니라 단자 전하 \(Q_g, Q_d, Q_s\)를 모델링해야 한다는 것(Ward–Dutton 분할)도 이 행렬의 열 합이 0이라는 조건에서 나온다.

차단 주파수 fT

용량을 알면 트랜지스터가 얼마나 빠른지를 숫자 하나로 말할 수 있다. 출력을 교류적으로 단락했을 때 드레인 소신호 전류와 게이트 소신호 전류의 비가 1이 되는 주파수가 차단 주파수(Unity current-gain frequency, \(f_T\))다. 게이트 전류는 \(j\omega C_{gg}v_g\), 드레인 전류는 \(g_m v_g\)이므로

$$f_T = \frac{g_m}{2\pi\,C_{gg}} \;\le\; \frac{v}{2\pi L}$$
\(g_m = \partial I_d/\partial V_g\), \(C_{gg}\)는 같은 드레인 전압에서의 게이트 용량. 오른쪽은 전자가 평균 속도 \(v\)로 채널 길이 \(L\)을 지나는 시간의 역수다. 기생 저항·패드 용량은 넣지 않은 진성 값이다.

이번에는 드레인 전압이 걸린 상태가 필요하므로 2D 드리프트-확산을 \(V_g\)마다 풀어 \(I_d\)와 \(Q_g\)를 함께 얻는다. "풀기"를 누르면 한 프레임에 한 점씩 스윕이 진행된다.

SIMULATOR

gm, Cgg, fT를 한 번의 스윕으로

최대 fT—
그때 Vg—
gm / Cgg—
vsat/2πLg—
해볼 것: ① 기본값으로 풀어 fT가 문턱 위에서 급히 오르다 포화하는 모습을 본다. gm과 Cgg가 둘 다 오르지만 gm이 더 가파르다. ② Vd를 0.05 V로 바꾼다. 선형 영역의 gm이 작아 fT가 5배 이상 떨어진다. ③ Lg를 90 nm로 바꾼다. gm은 줄고 Cgg는 늘어 fT가 절반 아래로 내려간다. 속도 포화 때문에 1/L²이 아니라 1/L에 가깝게 변한다. (2D DD, 전자만, coarse 격자, 이동도 "full", Vg −0.2~1.2 V 29점, Cgg는 같은 Vd에서 Qg를 중앙 차분, 진성 소자만)

TN-45는 \(V_d\) = 1 V에서 \(f_T\)가 약 200 GHz다. 진성 소자만의 값이고, 실제 45 nm 세대의 측정값은 배선·접촉 저항과 패드 용량 때문에 이보다 낮다(대략 150~300 GHz 범위로 보고된다). 이 값을 속도로 바꾸면 \(2\pi f_T L_g \approx 6\times10^6\) cm/s로 포화 속도보다 작다. 채널 전체를 포화 속도로 달리지 못하고, \(C_{gg}\)에 전류에 기여하지 않는 겹침·가장자리 몫이 들어 있기 때문이다.

혼합 모드: 회로 방정식과 소자 방정식을 함께

소자 하나의 특성을 넘어 "이 트랜지스터로 만든 인버터는 몇 ps에 뒤집히는가"를 묻고 싶다면 소자를 회로에 넣어야 한다. 회로 쪽 방정식은 회로 시뮬레이터(SPICE)가 쓰는 수정 마디 해석(Modified nodal analysis, MNA)의 키르히호프 전류 법칙이다. 각 마디에서 들어오고 나가는 전류의 합이 0이다.

$$\sum_{\text{소자 } d} I_d\big(V_{\text{마디}}, u_d\big) + \sum_{\text{소자 } C} C\,\frac{dV}{dt} + I_{\text{전원}} = 0,\qquad F_d(u_d;\, V_{\text{단자}}) = 0$$
\(u_d\): TCAD 소자 \(d\) 내부의 \((\psi, n, p)\), \(I_d\): 그 소자의 단자 전류(변위 전류 포함). 첫 식이 회로, 둘째가 소자의 이산 방정식이다. 둘을 한 뉴턴 행렬로 묶으면 완전 결합, 번갈아 풀면 완화(relaxation) 방식이다.
회로 (MNA) VDD Vout pMOS (압축 모델) C_L Σ I = 0 at each node TCAD 소자 (2D DD) F(ψ, n, p; V단자) = 0 단자 전압 Vg, Vd 단자 전류 Id, ∂Id/∂V
혼합 모드 시뮬레이션. 회로는 마디 전압을 소자에 경계 조건으로 넘기고, 소자는 격자 위의 해로 단자 전류와 그 미분(야코비안)을 돌려준다. 시간 단계마다 이 교환이 뉴턴 반복 안에서 수렴할 때까지 반복된다. 회로의 나머지 소자는 압축 모델로 둘 수 있다.

가장 단순한 혼합 모드 회로부터 풀어 본다. 부하 커패시터 \(C_L\)을 \(V_{DD}\) = 1 V로 충전해 두고, TN-45의 게이트를 순간적으로 1 V로 올려 커패시터를 방전시킨다. 매 시간 단계마다 출력 마디 전압 \(V_{\mathrm{out}}\)에 대해 후진 오일러 식 \(C_L(V^{k+1} - V^k)/\Delta t + I_d(V_g, V^{k+1}) = 0\)을 뉴턴으로 풀고, 그 안에서 \(I_d\)는 2D 드리프트-확산 해에서 가져온다. 비교를 위해 같은 회로를 압축 모델(TC.mosCompact)로도 푼다.

SIMULATOR

TCAD 소자로 커패시터 방전하기

t50 (2D TCAD)—
t50 (압축 모델)—
2D 풀이 횟수—
걸린 시간—
해볼 것: ① 기본값으로 풀어 왼쪽 지도에서 채널이 열리고 드레인 전압이 내려가며 핀치오프가 사라지는 과정을 본다. ② 6단계로 바꾼다. 후진 오일러라 발산하지는 않지만 곡선이 늦게 떨어지고 t50이 틀린다(1차 오차). ③ 40단계로 바꾸면 시간 오차가 줄어 2D 결과가 압축 모델 곡선과 약 10% 안에서 나란히 간다. 남은 차이는 coarse 격자가 켜짐 전류를 normal 격자보다 약 10% 크게 내기 때문이다(4장의 격자 의존). 대신 2D 풀이 횟수와 시간이 단계 수만큼 늘어난다. (TN-45 coarse 격자, Vg 0 → 1 V 계단, 폭 1 µm, 후진 오일러 + 출력 마디 뉴턴(야코비안 ∂Id/∂Vd는 압축 모델로 근사), 소자 내부 전하의 변위 전류는 무시한 준정적 결합. 회색 선은 압축 모델을 1000단계로 푼 기준 해.)

2D 결과와 압축 모델이 가까운 것은 우연이 아니다. 16장에서 다룰 보정처럼, 이 책의 압축 모델은 TN-45 2D 해에 맞춰 둔 것이다. 차이는 비용이다. 2D 풀이 한 번은 coarse 격자에서도 수십 ms, 압축 모델 한 번은 약 2 µs다. 만 배 차이다. 소자 하나, 마디 하나에서는 견딜 만하지만, 수천 개의 트랜지스터와 수천 개의 시간 단계로 가면 혼합 모드는 불가능해진다. 그래서 실무의 흐름은 이렇다. 정말 궁금한 소자 몇 개(ESD 보호 소자, 래치업 경로, 메모리 셀, 새 구조의 첫 인버터)만 TCAD로 회로에 넣고, 나머지는 TCAD 결과로 보정한 압축 모델(BSIM, PSP 등)로 SPICE에서 돈다.

인버터: 전달 특성과 스위칭 지연

CMOS 인버터는 nMOS와 pMOS가 출력 마디를 두고 줄다리기하는 회로다. 정적 전달 특성(VTC)은 \(C_L\,dV_{\mathrm{out}}/dt = 0\), 곧 \(I_p(V_{\mathrm{in}}, V_{\mathrm{out}}) = I_n(V_{\mathrm{in}}, V_{\mathrm{out}})\)인 \(V_{\mathrm{out}}\)을 \(V_{\mathrm{in}}\)마다 찾은 곡선이고, 과도 특성은 그 차이가 부하를 충방전하는 속도다.

$$C_L\frac{dV_{\mathrm{out}}}{dt} = I_p - I_n,\qquad t_p = \tfrac12\,(t_{pHL} + t_{pLH}) \approx \frac{C_L V_{DD}}{2\,I_{\mathrm{eff}}}$$
\(t_{pHL}\): 입력이 50%를 지난 뒤 출력이 50%로 떨어지기까지, \(t_{pLH}\): 그 반대. \(I_{\mathrm{eff}}\)는 스위칭 중 평균 구동 전류로, 대략 \(I_{on}\)의 절반~2/3다.

이 책에는 pMOS가 따로 없다. 그래서 pMOS를 TN-45의 거울상으로 둔다는 가정을 쓴다. \(I_p(V_{SG}, V_{SD}) = r\cdot I_n(V_{SG}, V_{SD})\)이고, \(r\)은 폭과 이동도를 합친 세기 비 \(W_p\mu_p/W_n\mu_n\)이다. 정공 이동도가 전자의 절반쯤이므로 \(W_p = 2W_n\)이면 \(r \approx 1\)이다. 두 트랜지스터 모두 TN-45 2D 해에 맞춘 압축 모델로 계산한다. 왼쪽 VTC에서 입력 전압을 끌면 가운데 그래프에 그 입력에서의 두 전류 곡선과 교점(동작점)이 나온다.

SIMULATOR

TN-45 인버터: VTC, 부하선, 지연

VTC 위의 점을 좌우로 끈다
스위칭 문턱 VM—
잡음 여유 NML / NMH—
tpHL / tpLH—
평균 지연 tp—
해볼 것: ① r = 1에서 VM이 VDD/2 = 0.5 V에 놓이고 tpHL = tpLH다. 입력을 0.5 V 근처로 끌면 두 전류 곡선이 거의 평행하게 만나 출력이 크게 움직인다(이득). ② r을 0.25로 낮춘다. pMOS가 약해 VM이 내려가고 tpLH가 몇 배로 늘어난다. ③ CL을 키우면 지연이 CL에 거의 비례한다. 1 fF 아래에서는 입력 상승 시간(2 ps)이 지연을 좌우한다. (폭 Wn = 1 µm, VDD = 1 V, pMOS는 nMOS의 거울상이라는 가정, 소자 내부 용량·밀러 결합 없음, 입력은 상승·하강 2 ps 사다리꼴, 후진 오일러 + 뉴턴)

부하 \(C_L\)은 무엇으로 정하는가. 인버터가 같은 인버터 하나를 구동한다면(팬아웃 1) 부하는 다음 단의 게이트 용량, 곧 앞에서 구한 \(C_{gg}\) × (\(W_n + W_p\))에 자기 드레인 접합 용량이 더해진 것이다. TN-45의 강반전 \(C_{gg}\) ≈ 1.2 fF/µm, \(W_p = 2W_n = 2\) µm라면 게이트 몫만 약 3.5 fF다. 실제로는 스위칭 중 게이트가 공핍·반전을 오가므로 유효값은 조금 작다. 이렇게 앞 절의 TCAD 용량이 회로 지연으로 바로 연결된다.

링 오실레이터: 압축 모델로 키운 혼합 모드

홀수 개의 인버터를 고리로 이으면 안정한 상태가 없어 스스로 진동한다. 한 바퀴를 두 번 돌아야 원래 상태로 오므로 주기는 \(T = 2N t_p\)다. 링 오실레이터는 공정이 바뀔 때마다 웨이퍼 위에서 가장 먼저 재는 회로 속도의 표준 시험 구조이고, 그래서 TCAD 보정의 최종 확인 대상이기도 하다.

$$f_{\mathrm{osc}} = \frac{1}{2N\,t_p},\qquad P_{\mathrm{dyn}} \approx N\,C_L V_{DD}^2 f_{\mathrm{osc}}$$
\(N\): 단 수(홀수), \(t_p\): 단당 평균 지연, \(C_L\): 단마다의 부하. 동적 전력은 매 주기 각 마디를 한 번 충전·방전하는 에너지 \(C_LV_{DD}^2\)에서 온다.

아래는 앞의 인버터를 \(N\)개 이은 링이다. 이 크기만 돼도 2D 소자를 넣는 것은 비현실적이라 압축 모델 표(2D 해에 맞춘 \(I_d(V_g, V_d)\)를 격자 표로 미리 계산해 둔 것)로 마디 \(N\)개의 연립 미분 방정식을 적분한다. 전원 전압을 낮추며 무슨 일이 일어나는지 본다.

SIMULATOR

N단 링 오실레이터

발진 주파수—
단당 지연 T/2N—
동적 전력—
2D TCAD로 풀었다면—
해볼 것: ① N을 11에서 21로 늘린다. 단당 지연은 그대로고 주파수가 N에 반비례해 줄어든다. ② VDD를 0.6 V로 낮춘다. 구동 전류가 줄어 지연이 늘지만 전력은 VDD²로 더 빨리 준다(에너지 효율). ③ VDD를 문턱 전압 근처(0.3 V)로 내린다. 문턱 아래 전류로만 충방전해 주파수가 수백 배 떨어진다(1 V의 약 12 GHz → 0.3 V의 수십 MHz). ④ 마지막 칸은 같은 계산을 2D 소자로 했을 때의 어림 시간이다. (TN-45 압축 모델 표, 거울상 pMOS r = 1, 폭 1 µm, 단마다 같은 CL, 초기 조건은 0/1 교대 + 한 곳의 충돌, 처음 몇 주기를 버리고 주기를 잰다.)

마지막 칸의 숫자가 이 장의 결론이다. 수십 단 링을 몇 주기 돌리는 데 필요한 시간 단계는 수천, 단계마다 각 단의 소자를 한 번 이상 풀어야 한다. 2D coarse 격자로도 몇 시간, normal 격자나 3D라면 며칠이다. TCAD는 링 오실레이터를 직접 돌리는 도구가 아니라, 링 오실레이터를 돌릴 압축 모델의 매개변수를 정하고(16장), 그 모델이 아직 없는 새 구조의 첫 인버터 몇 개를 혼합 모드로 확인하는 도구다.

TARGET TN-45타깃 파일 · 15장

게이트 용량을 재고, 인버터를 뒤집다

드레인 0 V 평형에서 2D 포아송으로 게이트 전하를 계산해 차분했다(normal 격자). Cgg는 축적(Vg = −1.9 V) 약 1.14 fF/µm, 공핍 최솟값(Vg ≈ −0.7 V) 0.74 fF/µm, 강반전(0.7 V) 1.17 fF/µm다. 진성 산화막 용량 CoxLg = 1.30 fF/µm보다 반전 쪽이 약 10% 작은 것은 다결정 게이트 공핍과 반전층 두께가 직렬로 들어가서이고, 공핍 바닥이 높은 것은 확장부 겹침과 스페이서 가장자리 용량 때문이다. 드레인 1 V의 2D 스윕(coarse)에서 gm과 Cgg를 함께 얻으면 fT는 Vg 1.15 V에서 약 210 GHz다. TN-45와 그 거울상 pMOS(r = 1)로 만든 인버터는 VM = 0.50 V, 부하 3 fF에서 평균 지연 약 2.7 ps(입력 상승 2 ps, 압축 모델 + 후진 오일러)이고, 같은 부하의 11단 링 오실레이터는 약 12 GHz(단당 3.7 ps)로 발진한다. 같은 방전을 2D 소자를 회로에 넣은 혼합 모드로 풀면 50% 시점이 압축 모델과 약 10% 안에서 맞는다(coarse 격자).

이 장에서 정한 것TN-45의 Cgg-Vg 곡선, 반전 Cgg ≈ 1.2 fF/µm, 진성 fT ≈ 200 GHz, 팬아웃 1 인버터 지연 수 ps. 2D 혼합 모드로 확인한 방전 곡선이 압축 모델과 약 10% 안에서 맞는다.
아직 남은 문제압축 모델과 2D 해 모두 표준 모델 그대로다. 실제 소자의 측정 I-V에 맞춘 적이 없으니 지연의 절대값은 아직 믿을 수 없다. pMOS도 실제로 풀지 않고 거울상으로 두었다.
다음 단계합성 "측정" Id-Vg에 TN-45 모델을 맞추고 공정 변수에 대한 민감도를 본다(16장).

핵심 정리

  1. 시간 의존 드리프트-확산은 연속 방정식에 \(\partial n/\partial t\), \(\partial p/\partial t\)를 되살린 것이고, 단자 전류에는 변위 전류 \(\varepsilon\,\partial E/\partial t\)가 더해져 총전류가 보존된다.
  2. 유전 이완 시간(fs)과 회로 과도(ps~ns), 수명(100 ns)이 함께 있어 방정식이 뻣뻣하다. 양해법은 \(\Delta t < 2/\lambda_{\max}\)에서만 안정하므로 TCAD는 음해법을 쓴다.
  3. 후진 오일러는 L-안정 1차, 사다리꼴은 A-안정 2차지만 \(R(\infty) = -1\)이라 울림이 남는다. TR-BDF2는 2차이면서 L-안정이고, LTE로 시간 간격을 조절한다.
  4. 다이오드 역회복의 저장 시간은 저장 전하를 역전류로 빼내는 시간이다. 짧은 다이오드에서는 수명이 아니라 통과 시간 \(W^2/2D\)이 저장 전하를 정한다.
  5. 소신호 AC는 정상 해의 야코비안에 \(j\omega M\)을 더한 선형 풀이 한 번으로 \(Y = G + j\omega C\)를 준다. 저주파 극한은 전하 차분 \(\Delta Q/\Delta V\)의 \(\Delta V \to 0\) 극한이며, 주파수 의존(확산 용량의 감소)은 AC만 보여 준다.
  6. TN-45의 Cgg-Vg는 축적-공핍-반전의 모양을 가지며, 반전 값은 \(C_{ox}L_g\)보다 작고(게이트 공핍·반전층 두께) 공핍 바닥은 겹침·가장자리 용량이 받친다. \(f_T = g_m/2\pi C_{gg}\) ≈ 200 GHz(진성).
  7. 혼합 모드는 회로의 MNA 방정식과 소자의 이산 방정식을 한 뉴턴 반복에서 푼다. 2D 소자 한 번은 압축 모델의 약 만 배 비용이라, 큰 회로는 TCAD로 보정한 압축 모델로 푼다.

확인 퀴즈

소자 과도 해석에서 시간 간격을 1 ps로 잡았다. 고농도 영역의 유전 이완 시간은 약 1 fs다. 사다리꼴 공식을 썼더니 해가 발산하지는 않았지만 소스/드레인 근처 전위가 단계마다 위아래로 흔들렸다. 가장 그럴듯한 설명은?

λΔt ≈ 1000인 빠른 모드에 대해 사다리꼴은 \(R = (1 - z/2)/(1 + z/2) \approx -1\)이다. A-안정이라 발산하지는 않지만 L-안정이 아니어서 빠른 모드가 감쇠하지 않고 단계마다 부호를 바꾼다. 후진 오일러나 TR-BDF2처럼 \(R(\infty) = 0\)인 방법을 쓰면 사라진다.

순방향 전류 IF로 켜 두었던 짧은 다이오드(중성 폭이 확산 거리보다 훨씬 짧다)를 역전류 IR = IF로 끄면 저장 시간이 10 ns였다. 역전류를 IR = 2IF로 키우면 저장 시간은 대략?

짧은 다이오드의 저장 전하는 \(Q_F \approx I_F W^2/2D\)로 정해져 있고, 저장 구간에는 거의 일정한 역전류로 이것을 빼낸다. \(t_s \approx Q_F/I_R\)이므로 역전류가 두 배면 저장 시간은 절반이다.

MOSFET의 Cgg를 Vd = 0에서 2D로 구했더니 공핍 영역의 최솟값이 1D MOS-C 계산보다 훨씬 높았다(CoxLg의 절반 이상). 주된 이유는?

게이트 가장자리는 n⁺ 확장부 위에 걸쳐 있고 옆면은 스페이서를 통해 실리콘을 본다. 이 몫은 Vg에 거의 무관하게 진성 용량과 병렬로 더해져 바닥을 받친다. 게이트가 짧을수록 그 비중이 커진다.

새 구조의 트랜지스터로 만든 101단 링 오실레이터의 주파수를 예측하려 한다. 가장 현실적인 TCAD 작업 흐름은?

2D 소자 한 번의 풀이는 압축 모델보다 약 10⁴배 비싸고, 링은 수천 시간 단계 × 101개 소자다. TCAD는 압축 모델을 정하고 검증하는 데 쓰고, 큰 회로는 압축 모델로 푼다. fT는 부하·배선을 반영하지 못하므로 링 주파수의 대용이 아니다.