공정 흐름 속의 도핑
트랜지스터 하나는 도핑된 영역 여러 개가 겹쳐 만들어진다. 바닥에는 웰이, 게이트 바로 아래에는 채널 도핑이, 게이트 가장자리에는 할로가, 그 위로 얕은 익스텐션과 깊은 소스·드레인이 차례로 들어간다. 각각 다른 이온, 다른 에너지, 다른 도즈, 다른 마스크로 넣는다. 이 장은 CMOS 공정 한 주기에서 도핑 스텝만 골라 단면으로 따라가며, 각 도핑이 왜 필요한지와 왜 그 순서인지를 본다. 공정 전체의 흐름(산화, 노광, 식각, 증착)은 ProcessBook의 CMOS 공정 통합 장이 다룬다.
- 웰, 채널(문턱 전압 조절), 할로, 익스텐션, 소스·드레인, 게이트 도핑의 목적을 하나씩 말한다.
- 각 도핑의 대표적인 깊이·농도 범위와 주로 쓰는 이온 종을 안다.
- 게이트와 스페이서가 마스크가 되는 자기 정렬 주입을 단면에서 확인한다.
- 먼저 넣은 도펀트가 뒤의 모든 열처리를 겪는다는 열 이력의 누적을 이해한다.
트랜지스터 하나에 도핑은 몇 번
평면 CMOS 트랜지스터 한 쌍을 만드는 동안의 주요 이온 주입을 세어 보면 10번 안팎이다. n형 트랜지스터(nMOS)와 p형 트랜지스터(pMOS)가 서로 반대형의 도핑을 필요로 하므로 대부분의 스텝이 두 번씩 있고, 매번 감광막으로 한쪽을 가린다. 실제 칩은 문턱 전압이 다른 트랜지스터를 여러 종류 섞어 쓰고, 입출력용 두꺼운 산화막 트랜지스터와 아날로그 소자도 있어 주입 횟수가 그보다 몇 배 많다.
각 도핑은 왜 필요한가
순서대로, 깊은 것부터 얕은 것으로 본다. 아래 표의 에너지와 도즈는 교과서와 공개 문헌에 나오는 대표 범위다. 실제 값은 세대와 소자 설계에 따라 크게 다르다.
| 도핑 | 목적 | nMOS / pMOS 이온 | 대표 에너지 · 도즈 |
|---|---|---|---|
| 웰 Well | 한 기판에 반대형 트랜지스터를 함께 만든다. 깊은 곳을 진하게 하는 레트로그레이드 웰은 래치업과 펀치스루를 막는다. | B / P | 수백 keV~MeV, 10¹²~10¹³ cm⁻² |
| 채널 Vt adjust | 게이트 바로 아래 표면 농도를 맞춰 문턱 전압을 정한다. | B / As, P | 수~수십 keV, 10¹²~10¹³ cm⁻² |
| 할로·포켓 Halo, pocket | 소스·드레인 끝을 반대형으로 감싸 짧은 채널에서 문턱 전압이 떨어지는 것(롤오프)과 펀치스루를 막는다. 비스듬히(틸트 수십 도) 넣는다. | B, BF₂, In / As, Sb | 수십 keV, 10¹³ cm⁻² 안팎 |
| 익스텐션 Extension (LDD) | 게이트 바로 옆까지 얕은 접합으로 채널을 소스·드레인에 잇는다. 얕을수록 단채널 효과가 줄고, 진할수록 저항이 준다. | As / B, BF₂ | 1 keV 이하~수 keV, 10¹⁴~10¹⁵ cm⁻² |
| 소스·드레인 Deep S/D | 실리사이드와 접촉하는 깊고 진한 영역. 접촉 저항과 누설을 함께 맞춘다. 스페이서가 게이트에서 떨어뜨려 준다. | As, P / B, BF₂ | 수~수십 keV, 10¹⁵ cm⁻² 이상 |
| 게이트 도핑 | 폴리실리콘 게이트의 일함수와 저항을 정한다. 소스·드레인 주입 때 함께 들어간다(고유전율·금속 게이트 세대에는 없다). | As, P / B | 소스·드레인과 같다 |
이 중 할로와 익스텐션은 트랜지스터가 짧아지면서 생긴 스텝이다. 게이트가 길던 시절에는 소스·드레인 한 번이면 충분했다. 게이트가 짧아지자 드레인 전압이 채널의 전위 장벽을 낮추는 효과(DIBL)가 커졌고, 이를 막으려고 접합은 얕게(익스텐션), 소스·드레인 끝은 반대형으로 감싸게(할로) 되었다. 문턱 전압과 단채널 효과의 물리는 DeviceBook의 MOSFET과 스케일링 장에 있다.
한 주기를 단면으로 따라가기
아래 시뮬레이터는 nMOS(왼쪽)와 pMOS(오른쪽) 한 쌍의 단면에서 도핑 스텝만 차례로 실행한다. "다음"을 눌러 한 스텝씩 나아간다. 파랑은 n형, 빨강은 p형이고 색이 진할수록 순 도핑 농도가 높다. 검은 점선은 형이 바뀌는 곳, 곧 pn 접합이다. 단면 위의 세로선을 끌면 그 자리의 깊이별 농도가 아래 그래프에 나온다.
세로 축은 제곱근 눈금이다. 1 µm가 넘는 웰과 10 nm 남짓한 익스텐션을 한 그림에 담으려고 얕은 곳을 늘렸다. 표면 위의 구조물(감광막, 게이트, 스페이서)은 크기 비례가 아니다.
CMOS 한 주기의 도핑 스텝
단면을 처음부터 끝까지 넘기면 두 가지가 보인다. 첫째, 마스크는 감광막만이 아니다. 익스텐션과 소스·드레인에서는 게이트와 스페이서가 마스크다. 게이트를 먼저 세우고 그 양옆에 주입하므로 접합 가장자리가 게이트 가장자리에 저절로 맞춰진다. 이것을 자기 정렬(Self-aligned) 주입이라 한다. 노광으로 정렬했다면 수 nm의 오버레이 오차가 그대로 겹침 길이의 오차가 되었을 것이다. 감광막 마스크는 nMOS와 pMOS를 가르는 큰 구역만 가리므로 패턴이 크고, 정밀한 노광이 필요 없는 층이다(감광막 패터닝은 LithoBook 감광막의 화학).
둘째, 순서는 열 이력 순서다. 웰은 가장 먼저 들어가서 그 뒤의 게이트 산화, 스페이서 증착, 활성화 어닐을 모두 겪는다. 익스텐션은 게이트 뒤에 들어가므로 앞의 고온 공정을 피한다. 깊이 넣어도 되는 것은 먼저, 얕게 유지해야 하는 것은 나중에 넣는다. 그래서 얕은 접합일수록 공정의 뒤쪽에 있고, 그 뒤의 열처리는 짧고 날카로워야 한다(13장).
할로와 익스텐션의 짝
할로와 익스텐션은 같은 마스크로 연달아 넣는다. 익스텐션은 수직으로, 할로는 수십 도 기울여서다. 할로를 기울이는 이유는 게이트 가장자리 아래, 익스텐션 끝을 감싸는 위치에 반대형 도펀트를 두기 위해서다. 웨이퍼를 90°씩 돌려 네 번 넣으면(쿼드 주입) 어느 방향으로 놓인 게이트든 양쪽 가장자리를 똑같이 감싼다.
할로가 진하면 문턱 전압이 오르고 접합 누설이 는다. 할로가 묽으면 짧은 채널에서 문턱 전압이 떨어진다. 익스텐션 쪽에서 보면 할로가 곧 바탕 농도다. 익스텐션의 접합 깊이는 붕소 농도가 바탕(할로와 웰의 합)과 같아지는 깊이이므로, 할로를 진하게 하면 같은 익스텐션 분포에서도 접합이 얕아진다. 이 책의 타깃이 바탕을 10¹⁸ cm⁻³으로 잡은 이유다.
타깃 파일
DB-20은 흐름의 어디에 있나
DB-20은 위 시뮬레이터의 일곱째 스텝, pMOS 익스텐션이다. 게이트를 세운 직후, 스페이서를 붙이기 전에 nMOS 쪽을 감광막으로 가리고 넣는다. 게이트 자체가 마스크이므로 익스텐션은 게이트 가장자리에 자기 정렬된다. 바로 뒤에 같은 마스크로 n형 할로(비소, 틸트)를 넣는다.
바탕 농도는 n웰(표면 근처 10¹⁷대)과 할로(10¹⁸대)의 합이다. 시뮬레이터에서 pMOS 게이트 옆을 잘라 보면 익스텐션 스텝 직후 표면 십여 nm가 p형으로 뒤집히고, 그 아래가 n형 바탕이다. 이 바탕을 10¹⁸ cm⁻³으로 놓은 것이 타깃의 접합 깊이 정의다. DB-20 뒤에는 스페이서 증착과 pMOS 소스·드레인 주입, 그리고 마지막 활성화 어닐이 남아 있다. 마지막 어닐은 DB-20이 겪는 거의 유일한 고온이다.
핵심 정리
- 평면 CMOS 한 쌍에도 웰, 채널, 할로, 익스텐션, 소스·드레인(그리고 게이트) 도핑이 nMOS·pMOS용으로 따로 들어간다.
- 웰은 깊고(µm) 묽게(10¹⁶~10¹⁸), 소스·드레인은 얕고(수십 nm) 진하게(10²⁰ 이상). 익스텐션은 그보다 더 얕다.
- 할로는 반대형을 비스듬히 넣어 짧은 채널의 문턱 전압 롤오프와 펀치스루를 막는다. 익스텐션의 바탕 농도가 된다.
- 게이트와 스페이서가 마스크가 되는 자기 정렬 주입이 접합 가장자리를 게이트에 맞춘다. 감광막은 nMOS/pMOS 구역만 가른다.
- 먼저 넣은 도펀트는 뒤의 모든 열을 겪는다. 얕게 유지해야 하는 도핑은 뒤에 넣고, 그 뒤의 열은 짧게 한다.
확인 퀴즈
nMOS의 할로 주입에 쓰는 도펀트의 형과 이유로 맞는 것은?
익스텐션 주입을 게이트 형성 뒤에 하는 가장 큰 이유는?
같은 익스텐션 붕소 분포에서 할로를 더 진하게 하면 익스텐션의 접합 깊이는?
공정 흐름에서 가장 많은 열 이력을 겪는 도핑은?