Chapter 17

하이브리드 본딩과 미래 CMP

CMP는 지금까지 배선 층을 평평하게 만드는 "중간 공정"이었다. 3D 적층 시대에는 CMP가 만든 표면이 곧 접합면이 된다. 두 웨이퍼(또는 다이)의 구리 패드와 절연막을 땜납 없이 직접 붙이는 하이브리드 본딩은 구리가 절연막보다 몇 nm 낮게 들어가 있어야 하고, 절연막 거칠기는 0.5 nm보다 작아야 하며, 1 µm짜리 먼지 한 알이 수 mm 크기의 빈틈을 만든다. CMP가 다루던 수십 nm 단위의 디싱이 수 nm 단위로 내려온 셈이다. 이 장에서는 그 요구를 식으로 확인하고, 웨이퍼를 수 µm까지 갈아 내는 박화·TSV 노출·후면 전력 공급에서 CMP가 맡는 일, 장비 한 대가 웨이퍼 한 장을 처리하는 데 드는 비용과 환경 부담, 그리고 데이터로 CMP를 예측하는 가상 계측까지 이 책의 내용을 한데 모아 미래를 내다본다.

하이브리드 본딩의 순서(CMP → 활성화 → 상온 절연막 접합 → 어닐)와 표면 요구 조건(구리 리세스, 거칠기, 평탄도, 입자)을 설명할 수 있다.
열팽창 $\Delta L = k\,\Delta\alpha\,h\,\Delta T$로 리세스가 닫히는 어닐 온도를 계산하고 리세스 사양을 정할 수 있다.
Tong–Gösele 관계로 입자 크기·웨이퍼 두께·접합 에너지에서 보이드 반지름을 구하고 수율 영향을 추정할 수 있다.
패드 크기·밀도·버프 선택비로 리세스와 다이 내 단차의 지도를 예측할 수 있다.
박화·TSV 노출·후면 전력 공급(BSPDN)에서 TTV와 식각 정지막 과식각의 관계를 계산할 수 있다.
Stoney 식으로 막 응력에 의한 웨이퍼 휨을 구하고 박화가 휨을 키우는 이유를 설명할 수 있다.
웨이퍼 한 장의 CMP 비용(CoO)을 소모품·감가상각·가동률로 분해하고, ML 가상 계측의 원리와 한계를 설명할 수 있다.

하이브리드 본딩이란

칩을 쌓아 연결하는 방법은 오랫동안 마이크로범프(micro-bump)였다. 구리 기둥 위에 땜납을 얹어 녹여 붙이는 방식이다. 땜납은 녹으면서 높이 차이를 메워 주므로 표면이 조금 거칠어도 괜찮다. 대신 땜납이 옆으로 퍼지지 않을 만큼 간격이 필요하고, 범프 사이를 채우는 언더필도 들어가야 해서 피치를 수십 µm 아래로 줄이기 어렵다. HBM처럼 수천~수만 개의 신호를 위아래로 이어야 하는 적층에서는 이것이 대역폭과 두께의 한계가 된다.

하이브리드 본딩(hybrid bonding, direct bond interconnect)은 땜납 없이 구리–구리와 절연막–절연막을 한 번에 붙인다. 두 표면을 CMP로 원자 수준으로 평평하게 만들고, 플라스마로 활성화한 뒤 상온에서 맞대면 절연막(SiO₂, SiCN)이 수소 결합으로 먼저 붙는다. 이어서 200~400 °C로 어닐하면 절연막 사이 결합이 공유 결합으로 강해지고, 동시에 구리가 열팽창으로 솟아올라 맞은편 구리와 닿아 확산 접합된다. 피치를 10 µm 아래, 연구 수준에서는 1 µm 안팎까지 줄일 수 있어 CMOS 이미지 센서(화소층과 로직층 적층), 3D NAND의 셀–주변 회로 접합, 차세대 HBM, 칩렛 적층에 쓰인다. 패키징 쪽 이야기는 PackagingBook HBM과 TSV를 참고하자.

그림 17-1. 하이브리드 본딩의 순서(두께 과장). CMP가 만든 구리 리세스 때문에 상온에서는 절연막만 닿고 구리 사이에는 수 nm의 틈이 남는다. 어닐에서 구리가 주변 절연막보다 훨씬 많이 팽창(열팽창 계수 약 17 ppm/K 대 0.5 ppm/K)해 틈을 닫고, 압축 응력 아래에서 원자가 확산해 하나의 구리가 된다.

그림 17-2. 연결 피치와 면적당 연결 수(대략값, 연결 수 = 1/피치²). 땜납이 사라지면서 피치가 한 자릿수 이상 줄고 연결 밀도는 수백~수천 배 늘어난다. 그 대가로 표면이 땜납의 "메워 주기"를 기대할 수 없게 되어, 높이 오차를 CMP가 nm 단위로 맞춰야 한다.

구리 리세스와 열팽창 접합

하이브리드 본딩 CMP의 첫째 사양은 구리 리세스(Cu recess, dishing)다. 구리가 절연막보다 튀어나오면(돌출, protrusion) 상온에서 구리끼리 먼저 닿아 절연막이 붙지 못하고, 그 주변에 넓은 미접합 영역이 남는다. 반대로 너무 깊이 들어가면 어닐에서 팽창해도 틈이 닫히지 않는다. 그래서 리세스는 "0보다 크고 몇 nm보다 작게"라는 좁은 창을 갖는다. 10장의 구리 CMP에서 10 µm 배선의 디싱 목표가 20 nm였던 것을 생각하면 한 자릿수 더 엄격하다.

어닐 중 구리가 솟아오르는 양은 구리와 절연막의 열팽창 차이로 어림한다. 패드 두께(깊이) $h$의 구리가 온도 $\Delta T$만큼 오르면

$$\Delta L = k\,(\alpha_{\text{Cu}}-\alpha_{\text{d}})\,h\,\Delta T,\qquad T_{\text{close}} = T_0 + \frac{r_{\text{top}}+r_{\text{bot}}}{2k(\alpha_{\text{Cu}}-\alpha_{\text{d}})h}$$

$\alpha_{\text{Cu}}\approx16.7$ ppm/K, $\alpha_{\text{d}}$는 절연막(SiO₂ 약 0.5, SiCN 약 3 ppm/K), $k$는 옆이 절연막에 막혀 위로 더 솟는 효과를 담은 구속 계수(1~2, 푸아송 효과로 대략 $(1+\nu)/(1-\nu)\approx1.9$까지), $r$은 위·아래 웨이퍼의 리세스다. 1 µm 두께 구리를 300 °C 올리면 한쪽이 약 5 nm($k=1$) 솟는다.

틈이 닫힌 뒤에는 더 팽창하려는 구리가 맞은편에 눌려 압축 응력이 생기고, 이 응력과 높은 온도에서 구리 원자가 계면을 가로질러 확산·재결정해 접합이 완성된다. 응력은 구리의 항복 강도(온도가 오를수록 낮아짐)에서 더 커지지 않는다. 리세스가 깊으면 필요한 어닐 온도가 올라가는데, 로직 소자의 배선과 저유전막이 견디는 온도는 400 °C 안팎이 한계다. 반대로 얇은 패드(작은 $h$)는 팽창량이 작아 같은 리세스를 닫기 어렵다. 패드를 작게·얇게 만드는 미세 피치화가 리세스 사양을 더 조인다.

SIMULATOR

어닐 온도와 구리 리세스: 틈이 닫히는가

위 웨이퍼 리세스 아래 웨이퍼 리세스 구리 패드 두께 h 구속 계수 k

접합 절연막

어닐 온도

틈이 닫히는 온도—

현재 틈(+)/간섭(−)—

계면 압축 응력—

판정—

위: 패드 단면(세로 방향은 nm 단위로 크게 과장). 아래: 온도에 따른 틈(양수)과 간섭(음수). 응력은 $\sigma = E_{\text{Cu}}\,(\text{간섭}/2)/h$로 구하고 항복 강도 $\sigma_y(T)\approx 250(1-(T-25)/600)$ MPa(최소 30 MPa)에서 자른 교육용 근사다. 해볼 것: ① 리세스를 한쪽 8 nm로 키우면 400 °C에서도 닫히지 않는다. ② 패드 두께를 0.3 µm로 줄이면 같은 3 nm 리세스도 닫기 어렵다. ③ 리세스를 −2 nm(돌출)로 하면 상온 접합 단계에서 실패한다.

표면의 다른 요구: 거칠기·평탄도·입자

리세스만 맞으면 끝이 아니다. 상온에서 절연막끼리 붙으려면 두 표면이 원자 간 거리 안으로 들어와야 하므로 거칠기(RMS)가 약 0.5 nm 이하여야 한다. 슬러리의 큰 입자가 남긴 미세 스크래치, 세정 후 물반점, 버프 패드의 잔흔이 모두 문제가 된다. 웨이퍼 단위 휨(bow, warp)과 다이 내 단차(이로전)도 접합파가 고르게 퍼지는 것을 방해한다. 그리고 무엇보다 입자다.

그림 17-3. 하이브리드 본딩 표면의 요구 조건(개념도, 높이 과장). 패드 하나의 리세스, 밀집 패드 영역의 이로전(다이 내 단차), 절연막 거칠기, 가장자리 롤오프, 입자가 모두 접합 품질을 좌우한다. SiCN 같은 접합층은 구리 확산 방지와 접합 에너지 향상을 함께 맡는다.

패드 크기와 밀도에 따라 리세스가 어떻게 달라지는지 보자. 마지막 버프 단계에서 구리와 절연막의 제거 속도 비(선택비) $S$가 1보다 크면 구리가 더 깎여 리세스가 생기고, 1보다 작으면 돌출이 생긴다. 큰 패드일수록 패드(연마 패드)가 패드 안쪽까지 휘어 들어가 리세스가 깊어진다(8장의 디싱과 같은 원리). 패드 밀도가 높은 영역은 구리 비율이 높아 그 영역 전체가 더 깎이는 이로전이 생긴다. 교육용으로 다음처럼 둔다.

$$r(d,\rho) = (S-1)\,\Delta_d\,\big(1-e^{-d/\lambda}\big)(1-0.3\rho),\qquad z(\rho) = -\Delta_d\,\big(1 + 0.6(S-1)\rho\big)$$

$\Delta_d$는 버프 단계의 절연막 제거량, $d$는 패드 지름, $\lambda$는 연마 패드의 굽힘 길이(작은 패드는 연마 패드가 안쪽까지 못 들어가 보호됨), $\rho$는 구리 면적 밀도, $z$는 절연막 표면 높이(다이 내 단차의 원인)다.

SIMULATOR

다이 리세스 지도: 패드 크기·밀도·버프 선택비

패드 지름 d 버프 선택비 S (Cu:절연막) 절연막 버프 제거량 Δ_d 패드 굽힘 길이 λ 더미 패드 삽입(최소 밀도 15 %)

리세스 범위—

다이 내 단차—

사양 안 블록—

판정—

다이를 4×4 블록으로 나누고 블록마다 구리 밀도(숫자)를 다르게 두었다. 색은 리세스: 초록 = 사양(0.5~5 nm), 주황 = 너무 깊음, 빨강 = 돌출 또는 거의 0. 아래는 두 번째 줄을 가로지르는 단면(절연막 높이와 패드 리세스, 세로 과장)이다. 사양은 리세스 0.5~5 nm, 다이 내 단차 5 nm 이하로 가정했다. 해볼 것: ① S를 1 아래로 내려 돌출을 만든다. ② 단차가 클 때 더미 패드를 넣어 줄여 본다. ③ 패드 지름 10 µm와 1 µm의 리세스 차이를 비교한다.

입자 한 알이 만드는 보이드

두 웨이퍼 사이에 높이 $h$의 입자가 끼면 웨이퍼가 입자를 타고 넘으며 휘어, 입자 주변에 붙지 않은 원형 영역(보이드(void))이 남는다. 웨이퍼를 탄성 판으로 보고, 판을 휘게 하는 탄성 에너지와 접합으로 얻는 표면 에너지의 균형을 풀면 Tong과 Gösele의 관계를 얻는다.

$$R = 2\left(\frac{E'\,t_w^3}{24\,\gamma}\right)^{1/4}\sqrt{h}\qquad (R \gt 2t_w)$$

$R$은 보이드 반지름, $E'=E/(1-\nu^2)$는 판의 유효 탄성 계수(Si 약 141 GPa), $t_w$는 웨이퍼 두께, $\gamma$는 접합 계면의 표면 에너지(상온 접합 0.1~0.3 J/m² 정도, 플라스마 활성화로 더 높음)다. 판 근사가 맞으려면 보이드가 웨이퍼 두께보다 충분히 커야 한다.

775 µm 웨이퍼, $\gamma$=0.1 J/m², $h$=1 µm을 넣으면 $R\approx4.6$ mm, 지름 약 1 cm다. 1 µm 먼지 하나가 다이 몇 개를 통째로 죽인다. 반지름이 $\sqrt{h}$에 비례하므로 입자가 100배 작아져도(10 nm) 보이드는 10배만 작아져 여전히 0.5 mm에 가깝다. 반면 $t_w^{3/4}$에 비례하므로 다이 두께 50 µm로 다이–웨이퍼 접합을 하면 같은 입자의 보이드가 약 1/8로 준다. 하이브리드 본딩 직전 세정(14~16장)이 그 어느 공정보다 엄격한 이유가 이것이다.

그림 17-4. 입자 보이드(세로 크게 과장). 실제로는 R이 h의 수천 배라 웨이퍼는 거의 평평하게 보이고, 적외선 투과 사진이나 초음파(SAM) 영상에서 동심 간섭 무늬가 있는 원으로 나타난다.

SIMULATOR

접합파와 입자 보이드: 다이 몇 개가 죽는가

입자 높이 h 입자 수 웨이퍼(다이) 두께 t_w 접합 표면 에너지 γ 다이 크기

보이드 지름 2R—

판 근사 (R > 2t_w)—

죽은 다이—

접합 수율—

위: 300 mm 웨이퍼를 중심에서 눌러 시작한 접합파가 바깥으로 퍼지며, 지나간 자리의 입자마다 보이드(동심 무늬)가 생긴다. 보이드에 조금이라도 걸린 다이는 불량으로 센다. 아래: 입자 높이에 따른 보이드 지름(실선: 현재 두께, 점선: 50 µm 다이). 입자 높이 슬라이더는 로그 눈금(0.05~5 µm)이다. 해볼 것: ① 입자 5개, 1 µm에서 수율을 확인한 뒤 두께를 50 µm(다이 접합)로 바꾼다. ② γ를 2 J/m²로 올리면 보이드가 얼마나 줄어드는지 본다(1/4 제곱근이라 효과가 작다).

웨이퍼 박화, TSV 노출, 가장자리 트리밍

적층하려면 웨이퍼를 얇게 만들어야 한다. 775 µm 웨이퍼를 HBM 코어 다이는 수십 µm, 후면 전력 공급 로직은 1 µm 안쪽까지 갈아 낸다. 순서는 대개 이렇다. 소자가 있는 앞면을 지지 웨이퍼(carrier)에 붙이고(임시 또는 영구 접합), 뒷면을 다이아몬드 휠로 거친 연삭 → 미세 연삭(back grinding)한 뒤, 연삭 손상층(수 µm)을 CMP나 습식 식각으로 걷어 낸다. 연삭은 빠르지만(분당 수십~수백 µm) 손상층과 두께 편차를 남기고, CMP는 느리지만 손상 없는 거울면을 만든다.

두께 편차를 나타내는 지표가 TTV(total thickness variation), 웨이퍼 안 최대 두께와 최소 두께의 차이다. 연삭 후 TTV는 대략 1~2 µm이다. 남길 두께가 50 µm이면 2~4 %라 괜찮지만, 남길 두께가 0.5 µm라면 TTV가 남길 두께보다 크다. 이때 쓰는 것이 식각 정지막(etch stop layer)이다. 소자층 아래에 SiGe나 매몰 산화막(BOX) 같은 정지막을 미리 넣어 두고, 실리콘을 그 막에서 멈추는 선택적 식각·CMP로 걷어 내면 최종 두께가 연삭 TTV가 아니라 정지막 위 에피층의 두께 균일도(nm 수준)로 정해진다.

그림 17-5. 후면 TSV 노출(TSV reveal) 흐름(두께 비율은 과장). 연삭은 TSV에 닿기 전에 멈춰야 한다. 연삭 휠이 구리에 닿으면 구리가 실리콘에 문질러져 오염된다. 남은 실리콘을 선택적으로 식각해 TSV를 못 머리처럼 내밀게 한 뒤, 절연막을 덮고 CMP로 머리를 잘라 평탄한 구리 면을 연다. 이 CMP는 구리·배리어·절연막·실리콘을 동시에 만나는 다재료 연마다.

SIMULATOR

후면 박화: 연삭 TTV, CMP, 식각 정지막 과식각

연삭 TTV CMP 제거량 CMP 불균일(가장자리 빠름) 식각 정지막 두께 Si:정지막 선택비 과식각

CMP 후 남은 Si TTV—

정지막 최소 잔량—

뚫린 면적—

판정—

웨이퍼 지름 방향 단면이다. 위: 정지막 위에 남은 실리콘 두께(µm) — 연삭 후(점선)와 CMP 후(실선), 그리고 식각이 진행되는 모습(채움). 아래: 정지막 잔량(nm). 연삭 후 정지막 위 평균 두께는 CMP 제거량 + 1 µm로 두었다. 식각 시간은 가장 두꺼운 곳을 다 걷는 시간 × (1 + 과식각)이고, 먼저 드러난 곳부터 정지막이 Si 식각률/선택비 속도로 깎인다. 선택비 슬라이더는 로그(10^1~10^3)다. 해볼 것: ① 선택비 30, 과식각 50 %로 뚫림을 만든다. ② 연삭 TTV를 줄이는 것과 선택비를 올리는 것 중 어느 쪽이 더 효과적인지 비교한다.

TSV 노출에서는 두 가지 분포가 겹친다. TSV 깊이 자체의 편차(식각 깊이 산포)와, 박화 후 남은 실리콘 두께의 편차(TTV)다. 못 머리 높이는 $n = D_{\text{TSV}} - (t_{\text{Si}} - e)$로, 여기서 $e$는 실리콘 리세스 식각량이다. 모든 TSV가 최소 높이 이상 나와야 열리고, 너무 높이 나온 TSV는 CMP 중 부러지거나 구리 오염을 일으킨다. 몬테카를로로 보자.

SIMULATOR

TSV 노출 몬테카를로: 못 머리 높이 분포

TSV 깊이 산포 σ_D 박화 후 Si 평균 두께 박화 두께 산포 σ_t Si 리세스 식각량 e

연삭 중 Cu 노출—

못 머리 부족(<1 µm)—

과돌출(>5 µm)—

창 안 비율—

TSV 깊이 평균 50 µm, TSV 5,000개 표본. 녹색 띠가 허용 창(1~5 µm)이다. 박화 두께가 TSV 깊이보다 얇은 TSV는 연삭 휠이 구리를 갈아 오염시킨 것으로 따로 센다. 해볼 것: ① 박화 두께를 51 µm로 줄이면 연삭 중 Cu 노출이 생긴다. ② 두 산포를 모두 0.3 µm로 줄이면 창 안 비율이 얼마나 오르는지 본다.

가장자리 트리밍

웨이퍼 가장자리는 둥글게 깎여 있다(베벨). 두 웨이퍼를 붙이고 위 웨이퍼를 수십 µm로 갈면, 둥근 가장자리가 접합되지 않은 채 칼날처럼 얇게 남는다(나이프 에지(knife edge)). 이 부분은 연삭 중 깨져 파편이 되고, 그 파편이 웨이퍼 전체를 긁는다. 그래서 박화 전에 위 웨이퍼의 가장자리 수 mm를 접합면 근처 깊이까지 미리 잘라 내는 가장자리 트리밍(edge trimming)을 한다. 트리밍 깊이·폭과 이후 CMP의 가장자리 롤오프가 함께 관리 대상이다.

그림 17-6. 가장자리 트리밍의 효과(개념도). 트리밍 폭만큼 웨이퍼 가장자리의 다이를 잃지만, 파편으로 웨이퍼 전체를 잃는 것보다 낫다. CP-300의 가장자리 제외(EE) 3 mm와 비교하면 트리밍 폭이 그보다 큰 경우가 많다.

막 응력과 웨이퍼 휨

웨이퍼 위 막은 대개 응력을 품고 있다. 인장 응력 막은 줄어들려 하고 압축 응력 막은 늘어나려 해서, 기판을 휘게 한다. 막이 기판보다 훨씬 얇으면 곡률은 Stoney 식(Stoney equation)으로 구한다.

$$\kappa = \frac{1}{R_c} = \frac{6\,\sigma_f\,t_f}{M_s\,t_s^2},\qquad \text{bow} \approx \frac{\kappa\,r^2}{2}$$

$\sigma_f$는 막 응력, $t_f$는 막 두께, $t_s$는 기판 두께, $M_s=E/(1-\nu)$는 기판의 이축 탄성 계수(Si(100) 약 180 GPa), $r$는 웨이퍼 반지름(150 mm), bow는 중심과 가장자리의 높이 차다. 휨이 기판 두께보다 커지면 큰 변형 효과로 식이 어긋난다.

여기서 핵심은 $t_s^2$이다. 같은 막이라도 웨이퍼를 775 µm에서 77.5 µm로 갈면 휨이 100배가 된다. 박화된 웨이퍼가 감자칩처럼 휘는 이유이고, 적층용 웨이퍼는 뒷면에 반대 응력 막을 덮어 휨을 보정한다. 웨이퍼–웨이퍼 하이브리드 본딩에서는 두 웨이퍼의 휨 차이가 접합파의 진행을 비틀어 패드 정렬 오차(run-out, overlay)를 만든다. 피치 1 µm 시대에는 웨이퍼 끝에서 수십 nm의 정렬 오차도 문제가 된다.

그림 17-7. 막 응력에 의한 웨이퍼 휨(크게 과장). 인장 막은 줄어들려고 해 막 쪽을 오목하게, 압축 막은 늘어나려고 해 막 쪽을 볼록하게 만든다. 질화막은 흔히 인장, 열산화막·TEOS 산화막은 흔히 압축이다(증착 조건에 따라 바뀜).

SIMULATOR

Stoney 휨: 막 응력, 박화, 후면 보상

막 응력 σ_f 막 두께 t_f 기판 두께 t_s 후면 보상률

곡률 반지름—

bow—

bow / t_s—

접합 판정(|bow| ≤ 50 µm 가정)—

위: 막이 자라며 웨이퍼가 휘는 모습(세로 과장, 막 응력 부호에 따라 방향이 바뀐다). 아래: 기판 두께에 따른 |bow|(로그–로그). 후면 보상률은 뒷면 막이 앞면 응력×두께를 몇 % 상쇄하는지다. 해볼 것: ① 기판 두께를 775 → 50 µm로 바꾸면 bow가 몇 배가 되는지 확인한다(240배). ② 후면 보상률 100 %로 평평하게 만든다. ③ bow/t_s가 0.3을 넘으면 Stoney 근사를 믿기 어렵다.

첨단 로직의 CMP: GAA와 후면 전력 공급

트랜지스터가 FinFET에서 GAA(gate-all-around, 나노시트)로 바뀌며 앞단 CMP의 일도 늘었다. Si/SiGe 적층을 핀으로 깎은 뒤 STI를 채우고 평탄화하는 일(9장), 더미 폴리 게이트를 덮은 산화막을 게이트 머리까지 갈아 여는 일, 금속 게이트(RMG)를 채운 뒤 게이트 높이를 nm 단위로 맞추는 일(11장)이 모두 높이 산포에 민감하다. 게이트 높이가 다르면 게이트 위 접촉 공정의 여유가 바로 줄어든다.

더 큰 변화는 후면 전력 공급(BSPDN, backside power delivery network)이다. 지금까지는 신호선과 전원선이 모두 트랜지스터 위(앞면) 배선 층에 있었다. 전원선을 웨이퍼 뒤쪽으로 옮기면 앞면 배선은 신호에만 쓸 수 있어 혼잡이 줄고, 굵고 짧은 전원선으로 전압 강하가 준다. 그러려면 앞면 공정을 다 끝낸 웨이퍼를 뒤집어 지지 웨이퍼에 붙이고, 원래 기판 실리콘을 거의 다(트랜지스터 바로 아래 수십~수백 nm까지) 걷어 내야 한다. 이때 앞 절의 식각 정지막과 nm 수준 TTV가 필요하다. 웨이퍼–웨이퍼 영구 접합, 연삭, CMP, 선택적 식각, 정지막 제거, 그리고 뒷면 배선 다마신 CMP까지 CMP가 한 웨이퍼에서 또 한 번의 배선 공정 전체를 치른다.

그림 17-8. 후면 전력 공급(BSPDN)의 흐름(개념도). 원래 기판을 거의 다 걷어 내고 트랜지스터 바로 아래에 전원 배선을 만든다. 영구 접합, 박화, 정지막 CMP·식각, 후면 다마신 CMP가 모두 들어가 한 웨이퍼의 CMP 횟수가 크게 는다. 정지막 높이 편차가 곧 후면 접촉(nano-TSV)의 깊이 편차가 된다.

공정 비용(CoO)과 환경

CMP 한 번에 드는 비용은 CoO(cost of ownership)로 계산한다. 장비 값을 수명 동안 처리한 웨이퍼 수로 나눈 감가상각, 슬러리·패드·컨디셔너 디스크·브러시 같은 소모품, 초순수·세정 약액, 인건비·공간·전기 같은 고정비를 웨이퍼 한 장 기준으로 더한다.

$$\text{CoO} = \frac{C_{\text{tool}}/(Y\cdot 8760)+c_{\text{fix}}}{\text{WPH}\cdot U} + n_p\frac{Q_s t_p}{1000}c_s + n_p\frac{c_{\text{pad}}}{N_{\text{pad}}} + n_p\frac{c_{\text{disk}}}{N_{\text{disk}}} + \frac{c_{\text{brush}}}{N_{\text{brush}}} + V_{\text{UPW}}c_{\text{UPW}} + c_{\text{chem}}$$

$n_p$는 정반 수, $Q_s$는 슬러리 유량(mL/min), $t_p$는 정반당 연마 시간(분), $N$은 각 소모품의 수명(장), $U$는 가동률이다. 대부분의 CMP 공정에서 가장 큰 항은 슬러리다. 그래서 유량을 줄이는 슬러리 공급 방식(패드 위 국부 분사, 회수·재사용)이 늘 연구 대상이다.

SIMULATOR

웨이퍼 한 장의 CMP 비용 분해

장비 가격 처리량 가동률 슬러리 유량 정반당 연마 시간 슬러리 단가 패드 수명 웨이퍼당 초순수

합계 $/장—

슬러리 비중—

슬러리 폐액/장—

장비 1대 연간 폐액—

위 막대는 CP-300 기준값(장비 5 M$·5년, 60 WPH, 가동률 85 %, 정반 3개×200 mL/min×60초, 슬러리 20 $/L, 패드 600 $·1,200장), 아래 막대는 현재 설정이다. 디스크 900 $·4,000장, 브러시 한 벌 400 $·6,000장, 세정 약액 0.5 $/장, 초순수 0.01 $/L, 고정비 45 $/h로 두었다(모두 교육용 가정). 해볼 것: ① 슬러리 유량을 절반으로 줄였을 때와 처리량을 두 배로 올렸을 때의 절감액을 비교한다. ② 패드 수명을 2배로 늘려도 합계가 크게 줄지 않는 이유를 막대에서 찾는다.

CP-300의 웨이퍼당 소모품 어림CP-300(교육용 가정)은 정반 3개에 각 200 mL/min의 슬러리를 쓰므로, 정반마다 약 1분씩 연마하면 웨이퍼 한 장에 약 0.6 L의 슬러리가 패드 위를 지나 버려진다. 하루 1,200장(60 WPH, 가동률 약 85 %)이면 하루 약 720 L, 1년이면 약 260 m³다. 패드 수명 1,000~1,500장은 정반마다 하루 한 번꼴로 패드를 갈아야 한다는 뜻이고, 그때마다 길들이기(break-in) 시간만큼 가동률이 깎인다. 슬러리 유량을 20 % 줄이면서 제거율과 결함을 지킬 수 있다면 그것만으로 CoO가 눈에 띄게 준다.

환경 쪽에서 CMP는 세 가지 부담을 진다. ① 슬러리 폐액: 연마 입자(실리카·세리아), 산화제(H₂O₂), 부식 방지제(BTA), 녹아 나온 구리가 섞인 폐수는 응집·침전·여과로 고형물을 걷고, 구리는 이온 교환 등으로 회수한다(InfraBook 용수·폐수). ② 물: 연마 중 헹굼과 통합 세정기가 웨이퍼당 수십 L의 초순수를 쓴다(16장). ③ 고체 폐기물: 다 쓴 패드와 디스크, 필터. 대응은 슬러리 사용량 감소(국부 분사, 저농도 고효율 연마 입자), 슬러리 회수·재생, 폐수에서 연마 입자와 물의 회수, 수명이 긴 패드다. 세리아처럼 공급망이 제한된 희토류 연마재의 사용량을 줄이는 것도 과제다.

디지털 트윈과 가상 계측

CMP 후 두께는 보통 몇 장에 한 장만 계측한다. 계측하지 않은 웨이퍼의 결과를 장비 센서 데이터로 추정하는 것이 가상 계측(VM, virtual metrology)이다. 정반 모터 전류(마찰 → 7장), 패드 온도(아레니우스), 패드·디스크 사용 매수(글레이징 → 4~5장), 슬러리 유량, 헤드 구역 압력, 종점 신호의 모양(12장) 같은 특징으로 제거율이나 잔막 두께를 예측하고, 그 예측으로 다음 웨이퍼의 연마 시간이나 압력을 조정한다(런투런 제어). 이 책의 물리 모델(프레스턴, 스트리벡, 아레니우스, 패턴 밀도)과 데이터 모델을 합쳐 장비를 컴퓨터 안에 재현하려는 것이 디지털 트윈(digital twin)이다.

그림 17-9. 가상 계측과 런투런 제어의 고리. 모든 웨이퍼는 VM 예측을 받고, 일부 웨이퍼의 실측이 모델의 오차를 바로잡는다. 슬러리 로트 교체, 패드 교체 같은 이벤트 뒤에는 센서가 보지 못하는 변화(드리프트)가 생겨 예측 오차가 커진다.

아래 시뮬레이터는 400장의 가상 데이터를 만든다. 실제 제거율은 프레스턴 꼴에 마찰 계수(패드 글레이징으로 감소), 온도, 슬러리 유량의 영향을 곱한 물리 모델에서 나온다. 센서는 그 원인을 잡음과 함께 일부만 본다. 앞 240장으로 선형 회귀 $\hat{y}=\beta_0+\sum\beta_i x_i$(최소 제곱, 정규 방정식 $\beta=(X^TX)^{-1}X^Ty$)를 학습하고 뒤 160장에서 시험한다. 어떤 센서가 중요한지, 그리고 학습 때 보지 못한 변화가 오면 어떻게 되는지 직접 확인하자.

SIMULATOR

ML 가상 계측: 센서로 제거율 예측하기

사용할 특징

모터 전류 패드 온도 패드 사용 매수 슬러리 유량 압력 편차

300장째부터 새 슬러리 로트(+6 %) 300~329장 실측으로 재학습

시험 RMSE—

시험 R²—

시험 MAPE—

계수 (표준화)—

위: 웨이퍼 순서별 실제 제거율(점)과 예측(선). 회색 바탕이 학습 구간, 세로 점선이 패드 교체(200장마다). 아래: 시험 구간의 예측 대 실제(대각선이 완벽한 예측). 해볼 것: ① 특징을 하나씩 켜고 끄며 RMSE가 가장 많이 줄어드는 특징을 찾는다(물리적으로 왜 그런지 생각해 보자). ② 드리프트를 켜면 R²가 떨어진다. 재학습을 켜면 회복된다. ③ 패드 사용 매수만으로는 왜 부족한가?

데이터 모델의 한계VM 모델은 학습 데이터가 덮은 범위 안에서만 믿을 수 있다. 새 슬러리 로트, 새 패드 종류, 레시피 변경은 센서가 직접 보지 못하는 변수를 바꾼다. 그래서 실무 VM은 ① 물리적으로 의미 있는 특징(마찰 → 전류, 온도 → 아레니우스)을 쓰고, ② 예측의 신뢰도를 함께 내며(입력이 학습 범위를 벗어나면 경고), ③ 실측이 들어올 때마다 오차를 보정(EWMA, 재학습)하는 구조를 갖는다. 물리 모델이 구조를, 데이터가 계수와 드리프트를 맡는 혼합형이 디지털 트윈의 현실적인 모습이다.

앞으로의 CMP

이 책의 처음(1장)에서 CMP는 "다층 배선이 초점 심도 안에 들어오게 하는 기술"로 시작했다. 앞으로의 CMP는 그보다 많은 일을 맡는다.

방향	무엇이 바뀌나	CMP에 주는 과제
3D 적층·하이브리드 본딩	CMP 면이 접합면	리세스 nm 제어, 거칠기 0.5 nm, 입자 0, 휨 관리
후면 전력 공급	웨이퍼 앞뒤 두 번의 배선	정지막 박화, nm TTV, 다재료 CMP
새 배선 금속(Ru, Mo, Co)	구리의 미세 선폭 한계	단단하고 화학적으로 안정한 금속의 선택비 설계(11장)
새 연마 입자	스크래치·결함 감소	코어–셸·복합 입자, 부드러운 고분자 입자, 크기 분포 꼬리 제거
친환경 슬러리	폐수·희토류 부담	저농도 고효율, 재생 가능한 첨가제, 회수·재사용
데이터·제어	계측 밀도와 처리 속도	VM·디지털 트윈, 구역별 압력 실시간 제어, 패드 상태 감시

공통점은 "더 적게 깎고, 더 정밀하게 멈추고, 더 깨끗하게 끝내는 것"이다. 프레스턴 식의 단순한 직관, 패드와 슬러리의 미시 접촉, 패턴 밀도와 디싱, 종점과 제어, 세정과 건조가 모두 그대로 쓰이되 오차 단위가 한 자릿수씩 줄어든다. 이 책을 마친 독자라면 새로운 공정 요구를 받았을 때 어떤 식과 어떤 변수부터 꺼내야 할지 알 것이다.

CP-300으로 하이브리드 본딩 CMP를 한다면CP-300(교육용 가정)의 Cu 클리어 1.2 psi, 배리어 1.5 psi 조건은 10 µm 배선에서 디싱 20 nm 이하를 목표로 했다. 하이브리드 본딩 표면은 리세스 수 nm, 거칠기 0.5 nm 미만이 필요하므로, 마지막 정반을 선택비 1 근처의 부드러운 버프 단계로 바꾸고 압력을 1 psi 안팎으로 낮추며, 버프 제거량 $\Delta_d$를 10 nm 수준으로 짧게 가져가는 방향을 생각할 수 있다. 위 리세스 지도에서 S = 1.2, $\Delta_d$ = 10 nm, 패드 3 µm일 때 리세스가 사양 안에 드는지 확인해 보자. 통합 세정기의 추가 결함 목표(≥45 nm 30개 이하)도 보이드 계산으로 보면 너무 느슨하다. 접합 전 세정은 훨씬 작은 입자까지 관리해야 한다.

핵심 정리

하이브리드 본딩은 CMP 면을 그대로 접합면으로 쓴다. 상온에서 절연막이 먼저 붙고, 어닐에서 구리가 팽창해 리세스를 닫아 Cu–Cu 접합이 된다.
리세스가 닫히는 온도는 $T_0 + (r_t+r_b)/(2k\Delta\alpha h)$이다. 리세스가 깊거나 패드가 얇으면 어닐 온도 한계 안에서 닫히지 않고, 돌출이면 상온 절연막 접합이 실패한다.
리세스는 버프 선택비·패드 크기에, 다이 내 단차는 패드 밀도에 따라 달라진다. 더미 패드로 밀도를 고르게 하면 단차가 준다.
입자 보이드 반지름은 $R=2(E't_w^3/24\gamma)^{1/4}\sqrt h$이다. 1 µm 입자가 수 mm 보이드를 만들고, 얇은 다이일수록 보이드가 작다.
박화는 연삭 → CMP → 선택 식각 순서이고, 남길 두께가 TTV보다 작아지면 식각 정지막이 필요하다. 정지막 잔량은 CMP 후 TTV, 선택비, 과식각으로 정해진다.
Stoney 식에서 휨은 $t_s^{-2}$에 비례해 박화된 웨이퍼에서 급격히 커진다. 후면 보상막과 응력 관리가 접합 정렬에 중요하다.
CMP CoO에서 가장 큰 항은 대개 슬러리다. 처리량·가동률은 감가상각과 고정비를 나누는 분모다. 슬러리 폐액과 물이 주된 환경 부담이다.
가상 계측은 물리적으로 의미 있는 센서 특징으로 결과를 예측하고 실측으로 보정한다. 학습 범위를 벗어나는 드리프트에는 재학습이 필요하다.

확인 퀴즈

하이브리드 본딩용 CMP 후 구리가 절연막보다 2 nm 튀어나왔다(돌출). 가장 먼저 생길 문제는?

하이브리드 본딩은 절연막이 상온에서 먼저 붙고 구리는 어닐에서 팽창해 닿는 순서를 전제로 한다. 구리가 돌출하면 절연막 사이에 틈이 남아 미접합 영역이 생긴다. 그래서 리세스는 "양수이면서 작게"가 사양이다.

구리 패드 두께 1 µm, Δα = 16 ppm/K, k = 1, 위·아래 리세스 각 3 nm일 때 틈이 닫히는 온도에 가장 가까운 것은? (시작 25 °C)

한쪽 팽창량 = 16×10⁻⁶ × 1000 nm × ΔT = 0.016ΔT nm. 두 쪽 합 0.032ΔT = 6 nm → ΔT ≈ 188 K, 약 213 °C다. 구속 계수가 1보다 크면 더 낮아진다.

Tong–Gösele 관계에서 입자 높이를 1 µm에서 0.01 µm로 100배 줄이면 보이드 반지름은?

$R\propto\sqrt h$이므로 100배 작은 입자의 보이드는 10배만 작다. 775 µm 웨이퍼에서 1 µm 입자가 반지름 약 4.6 mm였다면 10 nm 입자도 약 0.46 mm 보이드를 만든다.

같은 막을 증착한 웨이퍼를 775 µm에서 50 µm로 박화하면 Stoney 식에 따른 휨은 대략 몇 배가 되는가?

곡률이 $t_s^{-2}$에 비례하므로 (775/50)² ≈ 240배다. 실제로는 휨이 두께에 견줄 만큼 커지면 큰 변형 효과로 이보다 덜 휘지만, 박화 웨이퍼의 휨 관리가 왜 어려운지 잘 보여 준다.

후면 전력 공급(BSPDN)에서 기판을 0.5 µm 안쪽까지 걷어 내야 하는데 연삭 후 TTV가 1.5 µm이다. 가장 알맞은 방법은?

남길 두께보다 TTV가 크면 시간 기준 제거로는 어떤 곳은 남고 어떤 곳은 뚫린다. 식각 정지막을 쓰면 최종 두께가 정지막 위 에피층의 균일도(nm)로 정해지고, 정지막 두께·선택비·과식각으로 뚫림 여유를 계산할 수 있다.

CMP CoO에서 처리량(WPH)을 두 배로 올리면 주로 줄어드는 항목은?

시간당 비용(감가상각, 고정비)은 처리량으로 나누어지므로 WPH가 두 배면 절반이 된다. 슬러리·패드·물 같은 웨이퍼당 소모품은 연마 시간과 수명으로 정해져 처리량만으로는 줄지 않는다(연마 시간을 줄여 처리량을 올린 경우는 예외).

VM 모델이 학습 구간에서는 잘 맞다가 새 슬러리 로트가 들어온 뒤 오차가 커졌다. 가장 그럴듯한 설명과 대응은?

슬러리 로트 차이는 프레스턴 계수 자체를 바꾸지만 전류·온도 같은 센서에는 거의 나타나지 않을 수 있다. 학습 때 없던 변화이므로 모델은 체계적으로 틀린다. 실측 기반 보정(EWMA 오프셋)이나 최근 데이터 재학습이 표준 대응이다.