Chapter 03

스위치가 된 트랜지스터

스마트폰 칩 하나에는 MOSFET이 수백억 개 들어 있다. 반도체 물리학자에게 MOSFET은 밴드 다이어그램과 전하 분포의 세계지만, 디지털 회로 설계자에게는 훨씬 단순하다. 게이트 전압으로 여닫는 스위치다. 다만 이 스위치는 완벽하지 않다. 켜져도 저항이 있고, 꺼져도 조금씩 새며, 손잡이인 게이트에는 커패시터가 매달려 있다. 이 장에서는 트랜지스터를 직접 켜고 끄고 곡선을 끌어 보면서 이 세 가지 불완전함을 숫자로 붙잡는다. 이 숫자들이 뒤의 모든 장, 곧 인버터의 모양(4장), 게이트 지연(6장), 패스 트랜지스터 논리(7장), 누설 전력(15장)의 뿌리가 된다.

nMOS·pMOS가 언제 켜지고 꺼지는지 게이트·소스 전압과 문턱 전압으로 판단하고, 동작 영역(부문턱·선형·포화)을 구분한다.
장채널 제곱 법칙과 단채널 알파 전력 법칙의 차이, 부문턱 기울기 60 mV/dec 한계와 문턱 전압의 속도-누설 트레이드오프를 설명한다.
트랜지스터를 "스위치 + 등가 저항 + 커패시터"로 근사해 지연이 RC라는 것을 계산하고, pMOS를 넓혀야 하는 이유를 안다.
nMOS는 강한 0·약한 1, pMOS는 강한 1·약한 0을 전달하는 이유와 FinFET·GAA가 누설을 줄이는 원리를 이해한다.

게이트가 여닫는 스위치

MOSFET(Metal–Oxide–Semiconductor Field-Effect Transistor)은 단자가 넷이다. 실리콘 기판 위에 소스(Source)와 드레인(Drain)이라는 두 섬을 만들고, 그 사이 위에 1 nm 남짓한 절연막을 깐 뒤 게이트(Gate) 전극을 올린다. 네 번째 단자는 기판, 곧 바디(Body)다. 게이트와 실리콘은 절연막을 사이에 둔 커패시터의 두 판이다. 게이트에 양(+) 전압을 걸면 반대편 실리콘 표면으로 전자가 끌려와 얇은 층을 이룬다. 이 반전층(Inversion layer)이 소스와 드레인을 잇는 채널(Channel)이다.

핵심은 게이트로는 전류가 흐르지 않는다는 점이다. 게이트는 전압만으로 채널을 여닫는다. 손잡이를 돌리는 데 힘(정적 전류)이 들지 않는 수도꼭지인 셈이다. 그래서 한 게이트의 출력이 다음 게이트 수십 개의 손잡이를 동시에 돌릴 수 있고, 정지 상태의 CMOS 회로는 거의 전력을 쓰지 않는다.

게이트 전압 $V_G$

유효 구동 |V_GS|—

스위치 상태—

드레인 전류 (|V_DS|=V_DD)—

그림 3-1. 해 보기슬라이더를 끌거나 단면도의 게이트를 눌러 0 V와 $V_{DD}$=0.75 V 사이를 오가게 하자. nMOS는 소스가 접지(0 V)에 있어서 게이트가 높을 때 전자 채널이 생기고, pMOS는 소스가 $V_{DD}$에 있어서 게이트가 낮을 때 정공 채널이 생긴다. 게이트 색은 논리값 색(0 = 회색, 1 = 초록)이다. 오른쪽은 같은 상태를 회로 기호와 스위치로 그린 것이다. 문턱 전압(0.30 V)을 넘기기 전에도 전자 몇 개가 새어 흐르는 것에 주목하자. 3절의 주인공, 누설 전류다.

nMOS와 pMOS는 서로 거울상이다. 회로 설계자가 외울 규칙은 하나다. nMOS는 게이트가 소스보다 $V_t$ 이상 높으면 켜지고, pMOS는 게이트가 소스보다 $|V_t|$ 이상 낮으면 켜진다. 디지털 회로에서 nMOS의 소스는 대개 접지 쪽, pMOS의 소스는 $V_{DD}$ 쪽에 있으므로 이 규칙은 "nMOS는 입력 1에서, pMOS는 입력 0에서 켜진다"로 줄어든다. pMOS 기호의 게이트에 붙은 작은 동그라미(버블)가 바로 이 반전을 뜻한다.

종류	운반자	소스 위치(보통)	켜지는 조건	스위치로 본 동작	잘 전달하는 값
nMOS	전자	GND 쪽	$V_{GS} > V_{tn}$	게이트 1 → 닫힘	강한 0
pMOS	정공	$V_{DD}$ 쪽	$V_{SG} > \|V_{tp}\|$	게이트 0 → 닫힘	강한 1

마지막 열의 "잘 전달하는 값"은 6절에서 직접 확인한다. 지금은 nMOS와 pMOS가 단순히 켜지는 극성만 다른 것이 아니라 성격이 다르다는 것만 기억해 두자. CMOS(Complementary MOS)는 이 두 성격을 짝지어 서로의 약점을 덮는 기술이다.

소자 물리는 DeviceBook에서

반전층이 왜 생기는지(표면 전위, 밴드 굽힘), 문턱 전압이 도핑·일함수·산화막 두께로 어떻게 정해지는지는 이 시리즈의 DeviceBook이 자세히 다룬다. 공정에서 게이트 스택과 핀을 어떻게 깎는지는 ProcessBook에 있다. 이 장은 그 결과를 회로 설계자가 쓰기 좋은 몇 개의 숫자($V_t$, $I_{on}$, $I_{off}$, $R$, $C$)로 요약하는 데 집중한다.

문턱 전압과 전류-전압 곡선

스위치를 "켜짐/꺼짐" 두 상태로만 보면 디지털 논리는 충분히 설명된다. 하지만 얼마나 빨리 동작하는지 알려면 켜진 스위치가 전류를 얼마나 흘리는지 알아야 한다. 그 전류는 두 전압이 정한다. 게이트가 채널을 얼마나 세게 여는가($V_{GS}$), 그리고 드레인이 전하를 얼마나 세게 당기는가($V_{DS}$).

게이트 전압 중 문턱을 넘는 부분, $V_{ov}=V_{GS}-V_t$를 과구동 전압(Overdrive voltage)이라 한다. 채널에 쌓인 전하는 대략 $C_{ox}V_{ov}$에 비례한다. 드레인 전압이 작을 때 채널은 균일한 저항처럼 행동해 전류가 $V_{DS}$에 비례한다. 이것이 선형 영역(Linear / Triode region)이다. 드레인 전압을 올리면 드레인 쪽 끝에서는 게이트와 채널 사이 전압이 줄어 채널이 점점 얇아지고, 결국 드레인 끝에서 채널이 사라진다(핀치오프(Pinch-off)). 그 뒤로는 $V_{DS}$를 더 올려도 전류가 거의 늘지 않는다. 이것이 포화 영역(Saturation region)이고, 이때 트랜지스터는 저항이 아니라 전류원처럼 보인다.

$V_{GS}$ $V_{DS}$

과구동 $V_{ov}$—

동작 영역—

전류 (장채널 그림)—

그림 3-2. 해 보기$V_{DS}$를 0에서 천천히 올려 보자. 채널(파란 띠)의 드레인 쪽 끝이 얇아지다가 $V_{DS}=V_{ov}$에서 사라지고, 그 뒤로는 오른쪽 곡선이 평평해진다. 핀치오프 너머의 짧은 구간은 강한 전계가 전자를 드레인으로 쓸어 담는 공핍 영역이다. 이 그림은 직관을 위한 장채널(제곱 법칙) 모델이다. 실제 7 nm급 소자는 아래 시뮬레이터처럼 훨씬 일찍, 더 완만하게 포화한다.

이 그림을 식으로 옮긴 것이 교과서의 고전적인 제곱 법칙(Square law, Shichman–Hodges 모델)이다.

$$I_{DS}=\begin{cases}0 & V_{GS}<V_t \quad(\text{차단})\\[2pt] \beta\left(V_{ov}V_{DS}-\tfrac{1}{2}V_{DS}^2\right) & V_{DS}<V_{ov}\quad(\text{선형})\\[2pt] \tfrac{\beta}{2}\,V_{ov}^2\,(1+\lambda V_{DS}) & V_{DS}\ge V_{ov}\quad(\text{포화})\end{cases}\qquad \beta=\mu C_{ox}\frac{W}{L}$$

$V_{ov}=V_{GS}-V_t$: 과구동 전압, $\mu$: 운반자 이동도, $C_{ox}$: 단위 면적당 산화막 커패시턴스, $W/L$: 채널 폭/길이, $\lambda$: 채널 길이 변조(Channel-length modulation) 계수. 포화 전류가 $V_{ov}$의 제곱에 비례한다는 것이 이 모델의 이름이다.

제곱 법칙은 채널이 수 µm였던 시절에 잘 맞았다. 오늘날 채널 길이는 20 nm 안팎이고, 그 짧은 거리에 0.75 V가 걸리면 전계가 수십 V/µm에 이른다. 전자의 속도는 전계에 비례해 끝없이 빨라지지 않고 약 $10^7$ cm/s 근처에서 포화한다. 이 속도 포화(Velocity saturation) 때문에 게이트 전압을 올려도 전류는 제곱이 아니라 거의 1차로만 늘어난다. Sakurai와 Newton(1990)은 이를 지수 하나로 요약했다.

$$I_{D,\text{sat}} = k\,\frac{W}{L}\,\left(V_{GS}-V_t\right)^{\alpha},\qquad 1\le \alpha \le 2$$

알파 전력 법칙(Alpha-power law). $\alpha=2$이면 장채널 제곱 법칙, $\alpha=1$이면 속도가 완전히 포화한 극한이다. 이 책의 기준 공정 DG-7은 $\alpha=1.3$을 쓴다(DG.TECH.alpha). 단위 폭 nMOS는 $V_{GS}=V_{DS}=V_{DD}$에서 약 54 µA를 흘린다.

게이트 전압을 0.5 V에서 0.75 V로 올리면 전류는 몇 배?

$V_t$=0.30 V일 때 과구동 전압은 0.20 V에서 0.45 V로 2.25배가 된다. 장채널 소자와 DG-7 소자($\alpha=1.3$)에서 포화 전류는 각각 몇 배가 될까? 아래 시뮬레이터에서 모델을 바꿔 가며 확인해 보자.

답 보기

장채널이면 $2.25^2\approx5.1$배, $\alpha=1.3$이면 $2.25^{1.3}\approx2.9$배다. 단채널 소자는 전압을 올려 얻는 이득이 훨씬 작다. 그래서 오늘날 공급 전압을 조금 낮춰도 속도가 생각만큼 크게 떨어지지 않고, 반대로 전압을 올려 속도를 사는 것(오버클러킹)도 효율이 나쁘다. 15장의 DVFS가 이 성질을 이용한다.

SIMULATOR

MOSFET 곡선 실험실: 출력 특성과 전달 특성

모델

종류

오른쪽 그래프 세로축

문턱 전압 $V_t$ 속도 포화 지수 $\alpha$ 폭 W (단위 폭 배수) 채널 길이 변조 $\lambda$

동작

동작점 (V_GS, V_DS)—

영역—

I_DS—

상호컨덕턴스 g_m—

출력 저항 r_o—

I_on/I_off—

알파 전력 모델 (DG.ids)장채널 제곱 법칙포화 경계 V_DS,sat

왼쪽 출력 특성(I_DS–V_DS)의 동그란 동작점을 끌면 V_GS와 V_DS가 함께 바뀌고, 오른쪽 전달 특성(I_DS–V_GS, 동작점의 V_DS에서)에도 같은 점이 표시된다. 곡선군은 V_GS = 0.35, 0.45, 0.55, 0.65, 0.75 V. α를 바꿔도 비교가 쉽도록 V_t=0.30 V, V_GS=V_DD에서의 포화 전류가 같게 계수를 맞췄다. 제곱 법칙 곡선은 같은 점에서 맞춘 비교용이며 문턱 아래 전류가 0이라 로그 축에서 사라진다. pMOS는 |V_GS|, |V_DS|로 그렸고 구동력이 μ=1.6배 약하다.

영역 판정 세 줄

① $V_{GS}<V_t$이면 차단(실제로는 부문턱, 3절). ② 아니면 $V_{DS}$와 포화 전압 $V_{DS,\text{sat}}$을 비교한다. 장채널에서는 $V_{DS,\text{sat}}=V_{ov}$이고, 속도 포화가 있으면 이보다 작아진다. ③ $V_{DS}<V_{DS,\text{sat}}$이면 선형(저항), 아니면 포화(전류원). 디지털 게이트가 출력을 끌어내리는 동안 nMOS는 포화에서 출발해 출력이 낮아지면 선형으로 넘어간다. 이 여정 전체를 평균한 것이 4절의 등가 저항이다.

꺼져도 새는 전류: 부문턱 영역

제곱 법칙은 $V_{GS}<V_t$에서 전류를 0이라 하지만, 실제로는 그렇지 않다. 문턱 아래에서도 소스의 전자 중 일부는 열에너지로 장벽을 넘어 드레인으로 간다. 장벽을 넘는 전자의 수는 볼츠만 분포를 따르므로 전류는 게이트 전압에 지수적으로 의존한다. 로그 눈금에서 직선이 되는 이 구간이 부문턱 영역(Subthreshold region)이고, 게이트가 0 V일 때 흐르는 전류가 오프 전류(Off current, $I_{off}$), 곧 누설 전류다.

$$I_{DS}\approx I_0\,\frac{W}{L}\,10^{\,(V_{GS}-V_t)/S}\left(1-e^{-V_{DS}/(kT/q)}\right),\qquad S=n\,\frac{kT}{q}\ln 10$$

$S$: 부문턱 기울기(Subthreshold swing, SS), 전류를 10배 바꾸는 데 필요한 게이트 전압(mV/dec). $kT/q$: 열전압(300 K에서 25.9 mV). $n\ge1$: 게이트가 채널 전위를 얼마나 직접 쥐는지 나타내는 계수(게이트 커패시턴스와 공핍·기생 커패시턴스의 비, $n=1+C_{dep}/C_{ox}$). DG-7은 $S$=75 mV/dec.

$n$이 1이어도 $S$는 $25.9\,\text{mV}\times\ln10\approx 60$ mV/dec 아래로 내려갈 수 없다. 이것이 상온 MOSFET의 근본 한계다. 전자가 열에너지로 장벽을 넘는 한, 전류를 10배 줄이려면 게이트 전압을 적어도 60 mV 내려야 한다. 그리고 이 한계는 온도에 비례한다. 칩이 뜨거워지면 꺼진 스위치가 더 많이 샌다.

온도 게이트 결합 계수 n

열전압 kT/q—

부문턱 기울기 S—

I_off (V_GS=0)—

I_on/I_off—

그림 3-3. 해 보기로그 축에서 문턱 아래 전류는 직선이다. 계단 모양 표시가 "전류 10배(1 decade)당 필요한 게이트 전압", 곧 $S$다. 점선은 상온의 이상적인 한계 $n=1$(약 60 mV/dec). 온도를 125 °C로 올리면 같은 $n$에서도 기울기가 눕고, 꺼졌을 때($V_{GS}=0$)의 전류가 몇 배로 뛴다. 온도에 따른 $V_t$ 변화는 여기서 빼고 기울기만 보았다(8절에서 함께 본다).

$I_{on}$과 $I_{off}$를 가르는 거리는 $V_t$다. 꺼진 상태($V_{GS}=0$)에서 문턱까지 $V_t$만큼 떨어져 있으니, 오프 전류는 문턱에서의 전류보다 대략 $10^{V_t/S}$배 작다. DG-7에서는 $10^{300/75}=10^4$, 곧 문턱 전류 약 2.5 µA의 만 분의 일인 0.25 nA 정도다. 켜짐 전류 54 µA와 비교하면 $I_{on}/I_{off}$는 약 $2\times10^5$이다.

$V_t$를 100 mV 낮추면 누설은 몇 배?

빠른 회로를 위해 문턱 전압을 0.30 V에서 0.20 V로 낮췄다. $S$=75 mV/dec라면 오프 전류는 몇 배가 될까? 켜짐 전류는 몇 % 늘까?

답 보기

누설은 $10^{100/75}\approx 21$배로 는다. 반면 켜짐 전류는 과구동이 0.45 V에서 0.55 V로 늘어 $\alpha=1.3$이면 약 $(0.55/0.45)^{1.3}\approx1.30$배, 30% 남짓 는다. 속도 30%를 얻으려고 누설 20배를 내준 셈이다. 아래 시뮬레이터에서 이 비대칭을 직접 확인하자.

SIMULATOR

문턱 전압 손잡이: 속도와 누설의 줄다리기

문턱 전압 종류

문턱 전압 $V_t$ 공급 전압 $V_{DD}$

I_on (단위 폭)—

I_off (단위 폭)—

FO4 지연 (추정)—

누설 전력 (트랜지스터 10억 개)—

스위칭 에너지 (CV², 상대)—

왼쪽: 로그 축 전달 특성. 진한 곡선이 현재 설정, 흐린 곡선이 기준(SVT, 0.75 V)이다. 오른쪽: 문턱 전압을 0.15~0.45 V로 훑을 때 (누설 전력, FO4 지연)이 그리는 트레이드오프 곡선. 현재 V_DD에서의 곡선(파랑)과 기준 V_DD=0.75 V 곡선(흐림)을 함께 그렸다. FO4는 기준 공정 7.5 ps를 C·V_DD/I_on 비율로 늘이고 줄인 1차 추정이고, 누설 전력은 단위 트랜지스터 10억 개 중 절반이 꺼져 있다고 보고 ½·N·I_off·V_DD로 셈한 값이다(25 °C). 실제 칩은 온도가 높아 누설이 몇 배 더 크다.

오른쪽 곡선의 모양이 이 장에서 가장 중요한 그림 중 하나다. 곡선 위 어디에 설 것인지가 설계 결정이다. 그래서 공정은 같은 칩 안에서 쓸 수 있도록 문턱 전압이 다른 트랜지스터 여러 벌(ULVT·LVT·SVT·HVT)을 제공한다. 타이밍이 빠듯한 임계 경로에는 LVT를, 나머지 대부분의 셀에는 HVT를 써서 누설을 줄이는 다중 문턱 전압(Multi-Vt) 설계가 표준이다(15장).

왜 전압을 더 낮추지 못하는가

1970~2000년대에는 트랜지스터를 줄일 때마다 $V_{DD}$와 $V_t$를 함께 낮춰 전력 밀도를 일정하게 유지했다(데나드 스케일링). 그런데 $S$는 60 mV/dec 아래로 줄지 않으므로, $V_t$를 낮추면 누설이 기하급수로 커진다. 2005년 무렵 누설 전력이 전체 전력의 수십 %에 이르자 $V_t$는 0.3 V 근처에서, $V_{DD}$는 0.7~1.0 V 근처에서 멈췄다. 클럭 주파수가 4 GHz 언저리에서 정체하고 업계가 멀티코어로 방향을 튼 근본 이유가 이 60 mV/dec다.

스위치 근사: 온저항과 약한 pMOS

디지털 회로를 손으로 해석할 때 매번 I-V 곡선을 풀 수는 없다. 그래서 켜진 트랜지스터를 저항 하나로, 꺼진 트랜지스터를 열린 스위치로 바꿔 생각한다. 문제는 켜진 트랜지스터의 "저항"이 하나로 정해지지 않는다는 것이다. 원점 근처(작은 $V_{DS}$)에서는 기울기가 가파른 작은 저항이고, 포화 영역에서는 거의 수평이라 저항이 매우 크다. 출력 노드를 $V_{DD}$에서 0으로 끌어내리는 동안 트랜지스터는 이 곡선 위를 쭉 미끄러져 내려온다.

그래서 실용적인 값은 스위칭 구간 동안의 평균이다. 출력이 $V_{DD}$에서 $V_{DD}/2$까지 내려가는 동안(지연을 재는 구간) $V/I$를 평균한 등가 저항(Equivalent resistance, $R_{eq}$)을 쓴다(Rabaey).

$$R_{eq}=\frac{1}{V_{DD}/2}\int_{V_{DD}/2}^{V_{DD}}\frac{V}{I_{DS}(V)}\,dV\;\approx\;\frac{3}{4}\,\frac{V_{DD}}{I_{D,\text{sat}}}\left(1-\tfrac{7}{9}\lambda V_{DD}\right),\qquad R\propto\frac{1}{W}$$

$I_{D,\text{sat}}$: $V_{GS}=V_{DD}$에서의 포화 전류. 폭을 $W$배로 넓히면 전류가 $W$배가 되니 저항은 $1/W$배다. DG-7 단위 nMOS는 $R_{eq}\approx10$ kΩ.

$V_{GS}$ 폭 W

원점 근처 기울기 R_lin—

등가 저항 R_eq—

V_DD/I_on—

그림 3-4. 해 보기세 직선은 같은 트랜지스터를 세 가지로 본 "저항"이다. 원점 근처(50 mV까지)의 기울기(가장 가파름)는 선형 영역의 저항, 원점에서 $V_{DD}$ 끝점을 잇는 선은 $V_{DD}/I_{on}$, 굵은 주황선이 음영 구간($V_{DD}/2$~$V_{DD}$)에서 평균 낸 $R_{eq}$다. $V_{GS}$를 낮추면(약한 구동) 세 저항이 모두 빠르게 커지고, 폭을 넓히면 반비례로 준다. 지연 계산에는 $R_{eq}$를 쓴다.

이제 nMOS와 pMOS를 비교해 보자. 같은 크기에서 pMOS는 nMOS보다 전류가 작다. 정공의 이동도가 전자보다 낮기 때문이다. 평면 트랜지스터 시절 이 비는 2~3배였다. FinFET은 핀의 결정 방향과 변형(Strain) 공학 덕분에 정공 이동도가 크게 개선되어 비가 1.2~1.6배 정도로 줄었다. DG-7은 1.6배(DG.TECH.mu)를 쓴다. 같은 전류, 곧 같은 저항을 얻으려면 pMOS를 그만큼 넓혀야 한다.

pMOS 폭 W_p (nMOS W_n=1)

I_p / I_n—

상승 / 하강 시간—

pMOS가 차지하는 입력 C—

그림 3-5. 해 보기같은 부하 커패시터를 pMOS가 끌어올리고(분홍) nMOS가 끌어내린다(파랑). $W_p=1$이면 상승이 하강보다 1.6배 느리다. $W_p$를 1.6으로 맞추면 두 파형이 거울상이 된다. 그러나 pMOS를 넓히면 앞단이 구동해야 할 입력 커패시턴스도 커진다. 그래서 실제 설계에서는 완전 대칭(1.6)보다 조금 작은 비율이 전체 지연을 최소로 만들기도 한다(4장, 6장).

단위 저항 R로 생각하기

Weste & Harris식 손 계산에서는 단위 nMOS의 등가 저항을 $R$이라 두고, 폭 $k$인 nMOS는 $R/k$, 폭 $k$인 pMOS는 $\mu R/k$라고 쓴다. DG-7에서 $R\approx10$ kΩ, $\mu=1.6$이다. 직렬로 쌓인 트랜지스터는 저항이 더해지고 병렬은 (최악의 경우 하나만 켜진다고 보고) 하나의 저항으로 본다. 5장의 NAND·NOR 크기 조절과 6장의 논리적 노력이 모두 이 단순한 규칙 위에 서 있다.

게이트에 달린 커패시터

스위치를 여닫는 손잡이에도 대가가 있다. 게이트는 산화막을 사이에 둔 커패시터이므로, 게이트 전압을 바꾸려면 그만큼 전하를 넣거나 빼야 한다. 단위 면적당 커패시턴스는 $C_{ox}=\varepsilon_{ox}/t_{ox}$이고 게이트 전체는 그 면적을 곱한다.

$$C_g \approx C_{ox}\,W L,\qquad C_{ox}=\frac{\varepsilon_{ox}}{t_{ox}}\approx\frac{3.45\times10^{-11}\,\text{F/m}}{0.9\,\text{nm}}\approx 38\ \text{fF}/\mu\text{m}^2$$

$t_{ox}$: 등가 산화막 두께(EOT, 7 nm급에서 약 0.9 nm). 게이트 길이 20 nm, 유효 폭 100 nm인 소자라면 $38\times0.02\times0.1\approx0.08$ fF. 실제로는 여기에 게이트와 소스·드레인 가장자리가 겹치는 겹침 커패시턴스(Overlap)와 프린지 성분이 더해진다. DG-7은 단위 폭 게이트 커패시턴스 $C_g$=0.08 fF로 둔다.

트랜지스터에는 게이트 말고도 커패시터가 더 있다. 소스·드레인 섬은 바디와 pn 접합을 이루고, 접합의 공핍층이 커패시터 역할을 한다. 이것이 확산 커패시턴스(Diffusion / Junction capacitance)로, 게이트 출력 노드에 늘 붙어 다니는 "자기 부하"다. DG-7은 단위 폭당 $C_d$=0.06 fF.

마지막으로 게이트와 드레인 사이의 커패시턴스 $C_{gd}$는 특별하다. 인버터처럼 입력이 오를 때 출력이 내리는 회로에서는 $C_{gd}$ 양 끝 전압이 반대로 움직이므로 전압 변화가 $2V_{DD}$가 된다. 같은 전하를 옮기려면 커패시턴스가 두 배인 것처럼 보인다. 이것이 밀러 효과(Miller effect)다.

팬아웃 (같은 인버터 수) 배선 길이

총 부하 C—

자기 부하 비중—

지연 0.69·R_eq·C—

그림 3-6. 해 보기단위 인버터($W_n=1$, $W_p=1.6$)가 보는 부하를 쌓은 막대다. 왼쪽 단면도에는 MOSFET의 커패시터들이 표시되어 있다. 팬아웃 4, 배선 0일 때 지연이 약 7.8 ps로, DG-7의 FO4 지연(7.5 ps)과 거의 같다. 배선 1 µm(0.2 fF)가 인버터 하나의 입력(0.21 fF)과 맞먹는다는 점도 확인하자. 14장의 이야기가 여기서 시작된다.

이제 재료가 다 모였다. 켜진 트랜지스터는 $R_{eq}$, 꺼진 트랜지스터는 열린 스위치, 그리고 출력 노드에는 자기 확산 커패시턴스와 다음 단 게이트 커패시턴스와 배선이 매달린 $C$. 이 스위치-RC 모델에서 게이트 하나의 지연은 저항 하나가 커패시터 하나를 충·방전하는 시간이다.

$$V_{out}(t)=V_{DD}\,e^{-t/R_{eq}C}\quad\Rightarrow\quad t_{pd}=\ln 2\cdot R_{eq}C\approx 0.69\,R_{eq}C,\qquad \tau = R\,(C_g+C_d)\approx 1.5\ \text{ps}$$

$t_{pd}$: 출력이 50% 지점을 지나는 시간. $\tau$는 단위 nMOS의 등가 저항(약 10.4 kΩ)과 자기 게이트+확산 커패시턴스(0.14 fF)의 곱으로, 이 책 전체가 쓰는 시간 단위다(DG.TECH.tau).

nMOS 폭 W 부하 C

R_eq·C—

t_pd 실제 (I-V 적분)—

t_pd RC 모델 (0.69RC)—

그림 3-7. 해 보기$t=0$에 게이트에 계단 전압을 넣으면 nMOS가 $V_{DD}$로 충전된 커패시터를 방전한다. 실선은 DG-7의 실제 I-V 곡선으로 $C\,dV/dt=-I_{DS}$를 적분한 결과, 점선은 스위치-RC 모델의 지수 함수다. 처음에는 실제 소자가 거의 일정한 전류(포화)로 직선처럼 내려가 지수 함수의 가파른 출발보다 조금 느리고, 끝에서는 선형 영역의 작은 저항 덕분에 RC보다 빨리 0에 붙는다. 그래도 50% 지점은 두 모델이 몇 % 안에서 일치한다. 이것이 $R_{eq}$를 그렇게 정의한 이유다. 손 계산의 지연 모델은 6장에서 엘모어 지연과 논리적 노력으로 이어진다.

게이트 커패시턴스는 동작 영역에 따라 나뉜다

차단 상태에서는 채널이 없어 게이트가 바디와 마주 보고($C_{gb}$), 선형 영역에서는 채널이 소스·드레인 양쪽과 이어져 $C_g$가 반씩 $C_{gs}$, $C_{gd}$로 나뉜다. 포화 영역에서는 드레인 쪽 채널이 끊겨 약 2/3가 $C_{gs}$로 가고 $C_{gd}$는 겹침 성분만 남는다(Meyer 모델). 디지털 손 계산에서는 이 모든 것을 무시하고 "게이트 하나 = $C_g$"로 둔다. 오차는 수십 % 수준이지만 회로 사이의 비교에는 충분하다.

강한 0과 약한 1: 패스 특성

지금까지는 nMOS의 소스가 접지에 붙어 있었다. 그런데 트랜지스터를 신호가 지나가는 문으로 쓰면 어떨까? 게이트를 $V_{DD}$로 고정하고 한쪽에 입력, 다른 쪽에 커패시터를 둔 패스 트랜지스터(Pass transistor)다. 입력이 0이면 nMOS는 커패시터를 끝까지 0으로 끌어내린다. 그러나 입력이 1이면 이야기가 달라진다. 커패시터 쪽 단자가 이제 소스가 되고, 커패시터 전압이 오를수록 $V_{GS}=V_{DD}-V_{out}$이 줄어든다. 출력이 $V_{DD}-V_t$에 가까워지면 트랜지스터가 스스로 꺼진다.

nMOS 문으로 1을 보내면 출력은 얼마까지 올라갈까?

$V_{DD}$=0.75 V, $V_t$=0.30 V인 nMOS 패스 트랜지스터로 0 V인 커패시터에 1(0.75 V)을 보낸다. 충분히 기다리면 출력은 몇 V가 될까? 0.75 V? 0.45 V? 그 사이 어디?

답 보기

대략 0.45~0.5 V에서 거의 멈춘다. $V_{DD}-V_t$=0.45 V 근처에서 트랜지스터가 부문턱으로 들어가 전류가 지수적으로 줄어 아주 느리게 기어오를 뿐이다. 게다가 소스 전압이 바디(0 V)보다 높아지면 문턱 전압 자체가 올라가는 바디 효과가 손실을 더 키운다. 이렇게 "$V_{DD}$에 못 미치는 1"을 약한 1이라 부른다. 아래 시뮬레이터에서 확인하자.

SIMULATOR

패스 게이트로 커패시터 충·방전하기

문(스위치)

보낼 값

부하 C 바디 효과 계수 $\gamma$

동작

최종 출력 전압—

전달 손실—

90% 도달 시간—

판정—

nMOSpMOS전송 게이트

nMOS 게이트는 항상 V_DD(켜짐), pMOS 게이트는 항상 0(켜짐)이다. 전송 게이트(Transmission gate)는 둘을 병렬로 붙인 것. 커패시터는 처음에 반대 값으로 충전되어 있고 t=0에 입력이 바뀐다. 전류는 DG.ids(단위 폭)로 계산하고, 소스가 바디에서 멀어질수록 V_t가 γ(√(0.8+V_SB)−√0.8)만큼 오르는 바디 효과를 넣었다. 그래프에는 세 가지 문의 결과를 모두 그리고 선택한 것만 진하게 표시한다.

결과를 표로 정리하면 이렇다. nMOS는 0을 완벽하게, 1을 $V_{DD}-V_{tn}$까지만 전달한다. pMOS는 정확히 반대로 1을 완벽하게, 0을 $|V_{tp}|$까지만 전달한다. 그래서 정적 CMOS 게이트는 출력을 0으로 끌어내리는 풀다운 망을 nMOS로, 1로 끌어올리는 풀업 망을 pMOS로 짓는다. 각자 강한 값만 맡기는 분업이다(5장). 두 문을 병렬로 붙인 전송 게이트는 양쪽 값을 모두 강하게 전달하므로 MUX와 래치에 널리 쓰인다(7장).

문	0 전달	1 전달	주된 쓰임
nMOS	강함 (0 V)	약함 (≈ $V_{DD}-V_{tn}$)	풀다운 망, SRAM 접근 트랜지스터
pMOS	약함 (≈ $\|V_{tp}\|$)	강함 ($V_{DD}$)	풀업 망
전송 게이트	강함	강함	MUX, 래치, XOR (게이트 신호가 두 개 필요)

약한 1의 숨은 비용

약한 1(약 0.45 V)이 인버터 입력으로 들어가면 논리적으로는 1로 읽히더라도 다음 단의 pMOS가 완전히 꺼지지 않는다($V_{SG}=0.30$ V로 문턱 근처). 그 결과 $V_{DD}$에서 접지로 정적 전류가 계속 흐르고 노이즈 마진이 줄어든다. 패스 트랜지스터 논리에서 출력 뒤에 레벨 복원용 pMOS를 다는 이유다(7장).

바디 효과

바디(기판)가 0 V에 묶인 nMOS의 소스가 $V_{SB}$만큼 올라가면 채널을 반전시키는 데 더 많은 게이트 전압이 필요해져 문턱 전압이 $V_t=V_{t0}+\gamma\left(\sqrt{2\phi_F+V_{SB}}-\sqrt{2\phi_F}\right)$로 오른다. 평면 소자에서 $\gamma$는 0.3~0.5 V^½ 정도였지만, 얇은 핀이나 나노시트는 게이트가 채널을 감싸 바디의 영향이 작아 $\gamma$가 매우 작다. 위 시뮬레이터에서 $\gamma$를 0으로 내려 차이를 보자.

미세화와 FinFET·GAA

트랜지스터를 작게 만들면 빨라지고, 싸지고, 전력도 준다. 반세기 동안 이 약속이 지켜졌지만 채널이 수십 nm 아래로 짧아지자 문제가 생겼다. 드레인이 소스에 너무 가까워져 게이트 대신 드레인이 채널의 장벽을 낮추기 시작한 것이다. 드레인 전압이 높을수록 문턱 전압이 낮아지는 이 현상을 DIBL(Drain-Induced Barrier Lowering)이라 하고, 게이트의 장악력이 떨어지니 부문턱 기울기 $S$도 함께 나빠진다. 둘 다 누설을 키우는 단채널 효과다.

해법은 게이트가 채널을 더 많은 면에서 감싸 쥐게 하는 것이다. 평면 소자는 게이트가 채널의 윗면 하나만 덮는다. FinFET(2011년 22 nm부터)은 채널을 지느러미처럼 세워 세 면을 감싸고, GAA(Gate-All-Around, 나노시트)(2022년 3 nm급부터)는 얇은 판 여러 장을 쌓아 네 면을 모두 감싼다. 채널이 얇고 게이트가 가까울수록 드레인의 간섭이 미치는 거리(자연 길이 $\lambda$)가 짧아진다.

게이트 길이 L_g

부문턱 기울기 S—

DIBL—

I_off (같은 면적)—

I_on/I_off—

게이트(단면)게이트 절연막채널 / FinFET 곡선평면 곡선GAA 곡선

그림 3-8. 해 보기왼쪽은 채널을 전류 방향으로 바라본 단면(회색 = 게이트, 파랑 = 채널)이다. 오른쪽은 세 구조의 로그 전달 특성을 같은 게이트 길이에서 비교한다(선택한 구조가 진하게). 게이트 길이를 줄이면 평면 소자는 기울기가 급격히 눕고 문턱이 내려가 누설이 폭증하지만, GAA는 꽤 짧아져도 버틴다. 같은 칩 면적에 핀·시트를 세워 유효 폭도 늘어나 켜짐 전류도 크다. $S$·DIBL은 자연 길이(평면 6, 핀 3, GAA 2.2 nm)로 만든 정성적 교육 모델이다.

노드(상품명)	양산 연도(약)	트랜지스터 구조	V_DD (약)	게이트 길이 (약)	S (약, mV/dec)	고성능 소자 I_on/I_off (약)	비고
90 nm	2004	평면, 변형 실리콘	1.2 V	~45 nm	90–100	~10⁴	누설 전력이 문제로 떠오름
45 nm	2007	평면, high-k/금속 게이트	~1.0 V	~35 nm	~90	~10⁴	게이트 산화막 누설을 high-k로 해결
22 nm	2011	FinFET(트라이게이트)	~0.8 V	~26 nm	~70	~10⁴–10⁵	첫 양산 FinFET(Intel)
14/16 nm	2014–15	FinFET	~0.8 V	~20–24 nm	~65–70	~10⁴–10⁵	파운드리 FinFET 시대
7 nm	2018	FinFET	~0.75 V	~18–20 nm	~65–75	~10⁵	EUV 도입 시작. 이 책의 DG-7이 흉내 내는 세대
3 nm급	2022–23	FinFET / GAA	~0.7–0.75 V	~16 nm	~65	~10⁵	삼성 GAA(MBCFET) 첫 양산, TSMC N3는 FinFET
2 nm급	2025–26	GAA 나노시트	~0.65–0.75 V	~14 nm	~62–65	~10⁵	TSMC N2, Intel 18A(RibbonFET + 후면 전원)

표의 수치는 학회 발표(IEDM·VLSI Symposium)와 공개 자료를 바탕으로 한 대략값이다. 같은 노드라도 회사·소자 종류(고성능 HP / 저전력 LP / SRAM용)·문턱 전압 종류에 따라 크게 다르다. 고성능 소자는 보통 $I_{off}$를 약 100 nA/µm 근처에 맞추고, 저전력 소자는 그보다 100~1000배 작게 잡는다.

"3 nm"는 길이가 아니다

90 nm 무렵까지 노드 이름은 대략 게이트 길이나 배선 피치의 절반이었다. 그 뒤로 이름은 "이전 세대보다 밀도가 약 두 배"라는 마케팅 이름이 되었고, 실제 게이트 길이는 표에서 보듯 14~20 nm에서 거의 멈췄다. 밀도는 게이트를 짧게 하는 대신 핀·시트를 세우고, 셀 높이를 줄이고, 전원선을 기판 뒤로 옮기는(후면 전원) 식으로 늘어난다. 공정의 실제 모습은 ProcessBook에서 볼 수 있다.

온도와 공정 변동 미리보기

같은 도면으로 찍은 트랜지스터도 모두 같지 않다. 게이트 아래에 들어간 도펀트 원자 수, 금속 게이트의 결정립, 선폭의 미세한 요동 때문에 문턱 전압이 소자마다 수십 mV씩 흩어진다. 이 무작위 변동의 크기는 소자 면적의 제곱근에 반비례한다(Pelgrom 법칙).

$$\sigma_{V_t}=\frac{A_{V_t}}{\sqrt{W L}}$$

$A_{V_t}$: 공정의 매칭 계수(FinFET에서 약 1~1.5 mV·µm). 최소 크기 소자의 $\sigma_{V_t}$는 약 20~30 mV다. 큰 소자는 고르고, 작은 소자는 들쭉날쭉하다. 그래서 가장 작은 트랜지스터를 수십억 개 쓰는 SRAM이 변동에 가장 취약하다(13장).

온도도 트랜지스터를 바꾼다. 온도가 오르면 ① 격자 진동이 늘어 이동도가 떨어지고(켜짐 전류 감소), ② 문턱 전압이 약 −0.5~−1 mV/K로 내려가며(켜짐 전류 증가), ③ 부문턱 기울기가 $T$에 비례해 눕는다(누설 증가). ①과 ②가 서로 반대로 작용하기 때문에, 높은 $V_{DD}$에서는 뜨거울수록 느려지지만 낮은 $V_{DD}$에서는 오히려 뜨거울수록 빨라지는 온도 역전(Temperature inversion)이 나타난다. 최신 저전압 칩에서 가장 느린 조건이 "추울 때"인 경우가 많은 이유다.

문턱 변동 $\sigma_{V_t}$ 온도 V_DD

I_on 범위 (최대/최소)—

I_off 범위 (최대/최소)—

평균 I_on (25 °C 대비)—

평균 I_off (25 °C 대비)—

그림 3-9. 해 보기같은 설계의 트랜지스터 40개를 뽑아 로그 전달 특성을 겹쳐 그렸다. $\sigma_{V_t}$를 키우면 곡선 다발이 옆으로 퍼지는데, 로그 축이라 누설(왼쪽 끝)의 퍼짐은 몇십 배에 이르고 켜짐 전류(오른쪽 끝)의 퍼짐은 수십 %에 그친다. 온도를 올리면 다발 전체가 위로 들리고 눕는다. $V_{DD}$를 0.5 V 근처로 낮추고 온도를 바꿔 보면 켜짐 전류가 뜨거울 때 오히려 커지는 온도 역전을 볼 수 있다. 이동도 $\propto T^{-1.3}$, $dV_t/dT$=−0.8 mV/K로 둔 교육용 모델이다.

칩은 이 모든 조건에서 동작해야 한다. 설계자는 공정(P), 전압(V), 온도(T)의 극단 조합인 PVT 코너에서 타이밍과 누설을 확인하고, 무작위 변동은 몬테카를로 시뮬레이션으로 통계를 낸다. 그 방법은 16장에서 자세히 다룬다. 이 장에서 기억할 것은 하나다. 누설은 지수적으로, 속도는 대수적으로 변한다. 문턱 전압 몇십 mV, 온도 몇십 도가 누설을 몇십 배로 흔들지만 속도는 수십 %만 흔든다.

핵심 정리

MOSFET은 게이트 전압으로 채널을 여닫는 스위치다. nMOS는 $V_{GS}>V_t$(게이트 1)에서, pMOS는 $V_{SG}>|V_t|$(게이트 0)에서 켜지며 게이트로는 정적 전류가 흐르지 않는다.
켜진 소자는 $V_{DS}$가 작으면 저항(선형), 크면 전류원(포화)이다. 장채널은 $I\propto V_{ov}^2$이지만 단채널은 속도 포화 때문에 $I\propto V_{ov}^{\alpha}$($\alpha\approx1.3$)로 덜 민감하다.
문턱 아래 전류는 $10^{(V_{GS}-V_t)/S}$로 지수적이고, $S\ge$ (kT/q)·ln10 ≈ 60 mV/dec(상온)이다. $V_t$를 낮추면 속도는 조금, 누설은 기하급수로 는다. 그래서 다중 $V_t$를 쓴다.
스위치-RC 모델: 켜진 소자 = $R_{eq}\approx\frac34 V_{DD}/I_{on}\propto 1/W$, 꺼진 소자 = 개방, 노드 = $C$(게이트 $C_{ox}WL$ + 확산 + 배선, $C_{gd}$는 밀러로 2배). 지연 $\approx0.69R_{eq}C$, DG-7에서 $\tau\approx1.5$ ps, FO4 ≈ 7.5 ps.
pMOS는 정공 이동도가 낮아 같은 전류를 위해 약 $\mu$=1.6배(평면에서는 2~3배) 넓혀야 한다.
nMOS는 강한 0·약한 1($V_{DD}-V_t$), pMOS는 강한 1·약한 0($|V_t|$)을 전달한다. 그래서 풀다운은 nMOS, 풀업은 pMOS이고, 양쪽 모두 강하게 보내려면 전송 게이트를 쓴다.
단채널 효과(DIBL, $S$ 열화)를 막으려고 게이트가 채널을 더 감싸는 평면 → FinFET → GAA로 진화했다. 문턱 전압은 소자마다 $\sigma_{V_t}\propto1/\sqrt{WL}$로 흩어지고 온도에 따라 변해 누설을 몇십 배로 흔든다.

확인 퀴즈

Q1. $V_t$=0.30 V인 nMOS에 $V_{GS}$=0.75 V, $V_{DS}$=0.10 V가 걸려 있다. (장채널 기준으로) 어느 영역에서 동작하는가?

과구동 $V_{ov}$=0.45 V이고 $V_{DS}$=0.10 V < $V_{ov}$이므로 선형 영역이다. 트랜지스터는 작은 저항처럼 행동한다. 디지털 게이트의 출력이 거의 0까지 내려온 뒤의 nMOS가 이 상태다.

Q2. 부문턱 기울기가 75 mV/dec인 공정에서 문턱 전압을 150 mV 낮추면 오프 전류는 대략 몇 배가 되는가?

$10^{150/75}=10^2$=100배다. 오프 전류는 문턱 전압에 지수적으로 민감하다.

Q3. 상온에서 MOSFET의 부문턱 기울기가 약 60 mV/dec보다 작아질 수 없는 근본 이유는?

부문턱 전류는 장벽을 넘는 전자의 수, 곧 볼츠만 꼬리 $e^{-E/kT}$로 정해진다. 게이트가 장벽을 완벽히 제어해도($n=1$) 전류를 10배 줄이려면 $(kT/q)\ln10\approx60$ mV가 필요하다. 이 한계를 넘으려면 터널 FET 같은 다른 원리가 필요하다.

Q4. nMOS 하나로 이루어진 패스 트랜지스터(게이트 = $V_{DD}$)로 커패시터에 논리 1을 전달하면 어떻게 되는가?

출력이 오를수록 nMOS의 $V_{GS}=V_{DD}-V_{out}$이 줄어 $V_{out}\approx V_{DD}-V_t$에서 소자가 꺼진다(바디 효과로 더 낮아지기도 한다). 그래서 1을 끌어올리는 일은 pMOS에게 맡긴다.

Q5. nMOS 대 pMOS 이동도 비가 1.6인 공정에서 폭 2인 nMOS와 같은 전류를 내려면 pMOS의 폭은?

전류는 폭에 비례하고 pMOS는 같은 폭에서 1/1.6만큼 흘리므로 $2\times1.6=3.2$이다. 단위 저항으로 말하면 pMOS 폭 $k$의 저항은 $\mu R/k$다.

Q6. 등가 저항이 5 kΩ인 트랜지스터가 2 fF 부하를 방전한다. 스위치-RC 모델로 본 전파 지연(50%)은?

$RC=5\,\text{k}\Omega\times2\,\text{fF}=10$ ps, $t_{pd}=\ln2\cdot RC\approx6.9$ ps.

문	0 전달	1 전달	주된 쓰임
nMOS	강함 (0 V)	약함 (≈ \(V_{DD}-V_{tn}\))	풀다운 망, SRAM 접근 트랜지스터
pMOS	약함 (≈ \(\|V_{tp}\|\))	강함 (\(V_{DD}\))	풀업 망
전송 게이트	강함	강함	MUX, 래치, XOR (게이트 신호가 두 개 필요)