CMOS 인버터
칩 안에서 가장 많이 쓰이는 회로는 덧셈기도 메모리 셀도 아닌 인버터다. 트랜지스터 두 개, 선 네 가닥이 전부인 이 회로에 디지털 회로 설계의 거의 모든 개념이 들어 있다. 출력이 왜 0과 1로 또렷하게 갈리는지(전압 전달 특성), 잡음을 얼마나 견디는지(노이즈 마진), 얼마나 빨리 바뀌는지(전파 지연), 한 번 바뀔 때 에너지를 얼마나 쓰는지(\(CV_{DD}^2\)). 이 장에서 인버터를 철저히 뜯어 보면, 다음 장의 NAND·NOR와 6장의 지연 계산, 8장의 래치, 15장의 전력은 모두 이 장의 변주가 된다.
- pMOS 풀업과 nMOS 풀다운이 서로 반대로 켜지는 원리와 정적 전류가 0인 이유를 설명한다.
- 두 트랜지스터의 전류 곡선 교점으로 VTC를 그리고, \(V_M\), \(V_{IL}\), \(V_{IH}\), 노이즈 마진을 읽는다.
- β비(\(W_p/W_n\))로 스위칭 임계를 옮기는 법과 그 대가를 계산한다.
- 부하 커패시터 충방전으로 \(t_{pHL}\), \(t_{pLH}\), 스위칭 에너지, 링 오실레이터 주파수를 구한다.
두 스위치로 만든 인버터
3장에서 MOSFET을 전압으로 여닫는 스위치로 보았다. nMOS는 게이트가 높을 때, pMOS는 게이트가 낮을 때 켜진다. 이 두 스위치를 위아래로 쌓고 게이트를 하나로 묶으면 CMOS 인버터(CMOS inverter)가 된다. 위의 pMOS는 출력을 \(V_{DD}\)로 끌어올리는 풀업(Pull-up), 아래의 nMOS는 출력을 GND로 끌어내리는 풀다운(Pull-down)이다.
입력이 0이면 pMOS가 켜지고 nMOS가 꺼져 출력은 \(V_{DD}\)에 붙는다. 입력이 1이면 반대로 출력이 GND에 붙는다. 어느 쪽이든 두 스위치 중 하나는 반드시 꺼져 있으므로 \(V_{DD}\)에서 GND로 곧장 흐르는 길이 없다. 정지 상태에서 전력을 (누설을 빼면) 쓰지 않는다는 이 성질이 CMOS를 반세기 동안 디지털 회로의 표준으로 만든 이유다.
두 트랜지스터는 출력 노드에 매달린 커패시터 \(C_L\)(다음 단 게이트, 배선, 자기 드레인의 합)을 놓고 줄다리기를 한다. 정지 상태에서는 한쪽이 완전히 이겨 출력이 레일(\(V_{DD}\) 또는 0)에 닿는다. 다른 논리 계열과 달리 출력이 레일까지 꽉 찬다는 점(Rail-to-rail swing)도 CMOS의 장점이다. nMOS만 쓰는 회로나 저항 부하 회로는 출력 0이 GND보다 조금 떠 있고 그동안 전류가 계속 흐른다(7장의 비율 논리).
지연을 손으로 계산할 때는 켜진 트랜지스터를 유효 저항 \(R_{eff}\)를 가진 닫힌 스위치로, 꺼진 트랜지스터를 열린 스위치로 본다. DG-7의 단위 nMOS(\(W=1\))는 \(R_{eff}\approx 11\ \text{k}\Omega\)이고, pMOS는 정공 이동도가 낮아 같은 저항을 내려면 약 1.6배 넓어야 한다. 그래서 책 전체의 단위 인버터는 \(W_n=1\), \(W_p=1.6\)이다.
부하선 교차로 읽는 VTC
입력이 0이나 \(V_{DD}\)가 아니라 그 사이 어중간한 값이면 출력은 어디에 머물까? 정지 상태에서는 출력 커패시터로 흘러 들어가는 전류가 0이어야 하므로 pMOS가 밀어 넣는 전류 = nMOS가 빼내는 전류다. 두 전류를 출력 전압 \(V_{out}\)의 함수로 같은 그래프에 그리면, 두 곡선의 교점이 바로 그 입력에서의 출력이다. 이것이 부하선(Load line) 해석이다.
그래프를 잘 보면 VTC의 모양이 왜 그렇게 생겼는지 알 수 있다. 입력이 낮을 때 nMOS 곡선은 바닥에 납작 엎드려 있고(부문턱), 교점은 오른쪽 끝 \(V_{DD}\) 근처다. 입력이 \(V_M\) 근처에 오면 두 곡선이 모두 포화 영역의 거의 평평한 부분에서 만난다. 평평한 두 선의 교점은 곡선이 조금만 오르내려도 좌우로 크게 미끄러진다. 이것이 VTC 가운데가 가파른 이유, 즉 인버터의 높은 이득의 정체다. 포화 영역의 기울기를 만드는 채널 길이 변조(\(\lambda\))가 작을수록 곡선이 평평해지고 이득은 커진다.
입력을 \(V_{DD}/2\)=0.375 V에 두고 \(W_p\)를 1.6에서 3.2로 두 배 키우면 pMOS 곡선이 위로 올라간다. 출력은 올라갈까, 내려갈까? 그리고 VTC 전체는 어느 쪽으로 움직일까?
답 보기
pMOS 곡선이 커지면 교점은 오른쪽(높은 \(V_{out}\))으로 이동한다. 같은 입력에서 출력이 더 높으므로 VTC 전체가 오른쪽으로 밀리고 스위칭 임계 \(V_M\)이 올라간다. 다만 이동량은 생각보다 작다(약 0.375 → 0.40 V). \(V_M\)에서 pMOS 전류가 두 배가 되어도, 두 트랜지스터의 과구동 전압이 함께 조금씩만 바뀌면 다시 균형이 맞기 때문이다(nMOS 쪽은 늘고 pMOS 쪽은 준다). 4절에서 이 관계를 식으로 본다.
전압 전달 특성
입력 전압에 대한 정지 상태 출력 전압의 그래프를 전압 전달 특성(VTC, Voltage Transfer Characteristic)이라 한다. 디지털 게이트의 '정적 품질'은 이 곡선 하나에 다 들어 있다. 곡선에서 읽는 값은 다음과 같다.
- \(V_{OH}\), \(V_{OL}\): 출력이 1, 0일 때의 전압. CMOS는 거의 \(V_{DD}\)와 0이다.
- \(V_M\): 스위칭 임계(Switching threshold). \(V_{out}=V_{in}\)인 점, 즉 VTC와 대각선의 교점.
- \(V_{IL}\), \(V_{IH}\): 기울기가 \(-1\)이 되는 두 점의 입력 전압(Unity-gain points). 이 사이에서는 |이득| > 1이어서 입력의 작은 흔들림이 출력에서 커진다. 그러므로 '확실한 0'은 \(V_{IL}\) 아래, '확실한 1'은 \(V_{IH}\) 위다.
인버터 VTC · 이득 · 단락 전류
DG.vtc, DG.vtcMetrics). 트랜지스터 모델은 알파 전력 법칙 + 부문턱(75 mV/dec) + 채널 길이 변조를 섞은 교육용 근사다. 축은 \(V_{DD}\)에 맞춰 늘어나므로 저전압에서도 모양을 비교할 수 있다. 아래 두 그래프는 같은 \(V_{in}\) 축의 |이득|과, 그 입력에서 정지 상태로 \(V_{DD}\)→GND로 흐르는 단락 전류다.DG-7 기준값(\(V_{DD}\)=0.75 V, \(W_p/W_n\)=1.6)에서 \(V_M\)=0.375 V로 정확히 가운데이고, \(V_{IL}\)≈0.33 V, \(V_{IH}\)≈0.42 V, 두 노이즈 마진이 모두 약 0.27 V(\(V_{DD}\)의 37%)다. 최대 이득은 약 40으로, 입력이 90 mV만 바뀌어도 출력이 레일에서 레일까지 뒤집힌다.
이제 프리셋 '저전압 0.3 V'와 '0.2 V'를 눌러 보자. \(V_{DD}\)가 문턱 전압(0.3 V)과 같거나 그보다 낮아도 인버터는 여전히 인버터다. 두 트랜지스터가 모두 부문턱 영역에서 지수 함수 전류로 줄다리기를 하기 때문이다. 이득은 줄고 노이즈 마진도 \(V_{DD}\)에 비례해 작아지지만(0.2 V에서 약 0.07 V), 0과 1은 여전히 또렷이 갈린다. 단락 전류 그래프의 단위가 µA에서 nA로 떨어지는 것도 보자. 대신 지연은 수십 배 늘어난다(6절).
이론적으로 CMOS 인버터가 이득 1 이상을 유지하는 최소 전압은 열 전압 \(kT/q\)의 몇 배, 이상적인 부문턱 기울기에서 약 \(2\ln 2\cdot kT/q\approx 36\ \text{mV}\)다(Swanson–Meindl, 1972). 실제 회로는 문턱 전압의 칩 내 변동 때문에 0.2~0.3 V 근처가 실용 하한이고, 센서 노드나 웨어러블용 초저전력 칩이 이 문턱 아래 동작(Subthreshold operation)을 쓴다. 에너지가 최소가 되는 공급 전압은 15장에서 다룬다.
두 트랜지스터가 동시에 강하게 켜지려면 입력이 \(V_{tn}\)보다 높으면서 \(V_{DD}-|V_{tp}|\)보다 낮아야 한다. 그런 입력 구간은 \(V_{DD} > V_{tn}+|V_{tp}|\)일 때만 존재한다. DG-7은 0.75 V > 0.6 V라 창이 좁고, 시뮬레이터에서 \(V_{tn}\), \(|V_{tp}|\)를 낮추거나 \(V_{DD}\)를 올리면 단락 전류 봉우리가 급격히 커진다. 낮은 문턱 전압은 속도를 주지만 단락 전류와 누설이라는 청구서를 같이 보낸다.
스위칭 임계 \(V_M\)과 크기 조절
\(V_M\)에서는 \(V_{in}=V_{out}\)이고 두 트랜지스터가 모두 포화 영역이다. 알파 전력 법칙 \(I_D = k\,W\,(V_{GS}-V_t)^{\alpha}\)를 양쪽에 쓰고 같다고 놓으면 \(V_M\)을 손으로 풀 수 있다.
\(V_M\)을 가운데에 두려면 \(r=1\), 즉 \(W_p/W_n=\mu_n/\mu_p\)로 맞춘다. 그런데 β비는 \(1/\alpha\) 제곱을 거쳐 \(r\)이 되고, \(r\)은 다시 \(r/(1+r)\) 꼴로 들어간다. 그래서 \(V_M\)은 β비의 약한 함수여서 \(W_p\)를 두 배로 해도 \(V_M\)은 수십 mV밖에 움직이지 않는다. 반대로 말하면 크기가 조금 어긋나도 VTC는 크게 망가지지 않는다. 설계자가 면적과 입력 커패시턴스를 아끼려고 pMOS를 '덜 넓게'(예: \(W_p/W_n\)=1~1.2) 만드는 경우가 흔한 이유다.
그렇다면 일부러 \(V_M\)을 옮길 이유가 있을까? 있다. 입력에 0 쪽 잡음이 많이 섞이는 곳(예: 긴 선 끝)에서는 \(V_M\)을 올려 \(NM_L\)을 키운다. 또 출력이 한 방향으로만 빨라야 하는 곳, 예를 들어 7장 도미노 논리의 출력 인버터는 pMOS를 크게 만들어(HI-skew) 상승 천이를 서두른다. 반대로 하강 천이를 서두르는 LO-skew 게이트도 있다. 다만 \(V_M\)을 옮기는 데 드는 폭 비용이 크다는 것, 그리고 한쪽 마진을 얻으면 다른 쪽을 잃는다는 것을 기억하자.
\(W_p/W_n=\mu_n/\mu_p\)로 맞추면 \(V_M=V_{DD}/2\)일 뿐 아니라 풀업과 풀다운의 유효 저항이 같아져 \(t_{pLH}\approx t_{pHL}\)도 된다. 두 조건이 같은 크기에서 만나는 것은 같은 \(k\,W\)가 두 가지를 다 결정하기 때문이다. 하지만 평균 지연을 최소로 하는 β비는 이보다 작다(대략 \(\sqrt{\mu_n/\mu_p}\)). 이유는 6장의 논리적 노력에서 본다.
노이즈 마진과 나비 모양
노이즈 마진이 왜 중요한지는 인버터를 연달아 이어 보면 분명해진다. 인버터 하나의 출력이 잡음으로 \(V_{OL}\)에서 0.1 V 떠도, 다음 인버터는 이득 덕분에 그 입력을 다시 깨끗한 \(V_{OH}\)로 복원한다. 이를 재생성(Regeneration)이라 한다(1장). 재생성의 극단적인 형태는 인버터 두 개를 고리로 잇는 것이다. 첫째 인버터의 출력 \(V_2=f(V_1)\)이 둘째의 입력이 되고, 둘째의 출력 \(V_1=f(V_2)\)이 다시 첫째의 입력이 된다.
두 VTC를 한 그래프에 그리되 둘째 것은 축을 바꿔(\(V_1\)과 \(V_2\)를 뒤집어) 그리면 나비 날개 모양이 나온다. 이것이 나비 곡선(Butterfly curve)이다. 두 곡선의 교점이 고리가 머물 수 있는 상태다. 교점은 세 개다. 양 끝 두 점은 안정(조금 밀어도 돌아온다), 가운데 \(V_1=V_2=V_M\)인 점은 준안정(조금만 밀어도 굴러떨어진다)이다. 두 안정점이 곧 1비트의 기억, 즉 8장 래치와 13장 SRAM 셀의 원리다.
정사각형의 한 변이 노이즈 마진인 이유는 이렇다. 고리의 두 노드에 크기 \(v_n\)인 잡음 전압이 서로 반대 방향으로 얹히면, 한 VTC는 오른쪽으로, 다른 VTC는 위로 \(v_n\)만큼 밀린다. 그 결과 한 날개가 줄어들다가 \(v_n\)이 정사각형의 변에 이르면 날개가 닫혀 안정점 하나가 사라지고, 저장된 값이 뒤집힌다. 이 기하학적 정의(Seevinck, 1987)는 SRAM 셀의 읽기 안정성을 재는 표준 방법이다.
동적 동작: 충방전과 전파 지연
VTC는 정지 상태의 이야기다. 실제 칩에서 중요한 것은 입력이 바뀐 뒤 출력이 얼마나 빨리 따라오느냐다. 출력 노드에는 부하 커패시터 \(C_L\)이 달려 있고, 출력 전압을 바꾸려면 이 커패시터를 트랜지스터 전류로 충전하거나 방전해야 한다. 출력 노드에 키르히호프 전류 법칙을 쓰면 인버터의 동작 전체가 미분 방정식 하나가 된다.
지연은 50% 점끼리의 시간 차로 정의한다. 입력이 \(V_{DD}/2\)를 지난 뒤 출력이 \(V_{DD}/2\)를 지날 때까지가 전파 지연(Propagation delay)이다. 출력이 떨어질 때를 \(t_{pHL}\), 올라갈 때를 \(t_{pLH}\)라 하고, 평균을 \(t_p\)라 한다. 출력이 10%에서 90%까지 가는 데 걸리는 시간은 상승 시간 \(t_r\), 90%에서 10%까지는 하강 시간 \(t_f\)이다(Rise/fall time, 통틀어 slew).
인버터 과도 응답 · 전파 지연 · 단락 전류
DG.ids 사용). 아래 그래프의 주황 영역이 두 트랜지스터를 동시에 지나는 단락 전류 \(\min(I_n, I_p)\)다. 그래프 위에 포인터를 올리면 그 시각의 값을 읽는다. 입력-출력 사이 게이트-드레인 결합(밀러 효과)과 게이트 저항은 무시했다.시뮬레이터에서 몇 가지를 확인하자. 기본값(FO4, 입력 slew 7.5 ps)에서 \(t_p\)≈9 ps이고, 입력을 아주 빠르게(1 ps) 주면 약 7.6 ps로 DG-7의 FO4 지연 7.5 ps와 맞는다. 팬아웃을 늘리면 \(C_L\)에 비례해 지연이 늘고, 크기 \(S\)를 키우면 저항이 \(1/S\)로 줄어 빨라진다. \(V_{DD}\)를 0.75 V에서 0.4 V로 낮추면 지연이 4배 가까이, 0.3 V에서는 10배 넘게 늘어난다. 과구동 전압 \(V_{DD}-V_t\)가 줄어드는 만큼 전류가 줄기 때문이다.
입력 천이 시간을 7.5 ps에서 60 ps로 늘리면 \(t_p\)는 어떻게 될까? 단락 에너지는?
답 보기
둘 다 커진다. \(t_p\)는 약 9 ps → 20 ps로 늘어난다. 입력이 \(V_{DD}/2\)를 지날 때 nMOS가 아직 반쯤만 켜져 있어 방전 전류가 작기 때문이다. 단락 에너지도 몇 배 늘어난다. 두 트랜지스터가 동시에 켜진 시간이 입력 천이 시간에 비례하기 때문이다. 설계 도구가 모든 넷의 천이 시간에 상한(max transition)을 두는 이유다. 다만 DG-7처럼 \(V_{DD}\)가 \(V_{tn}+|V_{tp}|\)에 가까우면 단락 에너지는 스위칭 에너지의 몇 %에 그친다. \(V_{DD}\)를 1 V로 올려 비교해 보자.
크게 만들면 무한히 빨라질까
인버터 크기를 \(S\)배로 키우면 저항은 \(1/S\)로 줄지만 자기 드레인 커패시턴스 \(C_{par}\)도 \(S\)배로 는다. 외부 부하 \(C_{ext}\)가 고정이라면 다음과 같다.
전력 미리보기: 한 번 바뀔 때의 값
출력이 0에서 1로 올라갈 때 전원은 커패시터에 전하 \(Q=C_LV_{DD}\)를 밀어 넣는다. 이 전하는 \(V_{DD}\) 높이에서 나오므로 전원이 내놓는 에너지는 \(QV_{DD}=C_LV_{DD}^2\)이다. 그런데 커패시터에 저장되는 에너지는 \(\frac12C_LV_{DD}^2\)뿐이다. 나머지 절반은 pMOS의 저항에서 열이 된다. 출력이 다시 1에서 0으로 내려갈 때는 저장된 절반이 nMOS에서 열이 된다. 결국 한 번의 0→1→0 주기마다 \(C_LV_{DD}^2\)가 모두 열로 사라진다. 놀랍게도 이 값은 트랜지스터 저항과 무관하다.
pMOS 저항이 크면 전류가 작지만 오래 흐르고, 저항이 작으면 크게 짧게 흐른다. 저항에서 소모되는 에너지 \(\int I^2R\,dt\)를 계산하면 \(R\)이 지워지고 \(\frac12CV^2\)만 남는다. 열을 줄이려면 \(C\)나 \(V\)를 줄이거나, 전원 전압 자체를 천천히 올려 저항 양단 전압을 작게 유지하는 '단열 충전'(Adiabatic charging)을 써야 한다. 후자는 회로가 복잡해 실제로는 드물게 쓰인다. 전압의 제곱이 들어가므로 저전력 설계의 첫 번째 손잡이는 언제나 \(V_{DD}\)다.
링 오실레이터
인버터 홀수 개를 고리로 이으면 어떤 상태도 안정하지 않다. 노드 하나가 1이면 한 바퀴 돌아온 신호가 그 노드를 0으로 만들려 하고, 0이 되면 다시 1로 만들려 한다. 결국 천이 하나가 고리를 계속 돈다. 이것이 링 오실레이터(Ring oscillator)다. 천이가 한 바퀴 돌면 각 노드가 한 번 뒤집히고, 두 바퀴 돌아야 원래 상태로 돌아오므로 주기는 \(2Nt_p\)다.
인버터 4개를 고리로 이으면 발진할까?
답 보기
발진하지 않는다. 짝수 개 인버터의 고리는 신호를 한 바퀴 돌려도 반전되지 않으므로 0101 또는 1010 같은 상태에서 그대로 멈춘다. 이것은 그림 4-4의 두 인버터 고리와 같은 쌍안정 회로다. 발진하려면 고리 전체가 반전(음의 되먹임)이어야 하고, 기억하려면 비반전(양의 되먹임)이어야 한다. 같은 인버터로 시계도, 기억 소자도 만든다.
링 오실레이터는 거의 모든 칩에 공정 모니터로 들어간다. 주파수가 게이트 지연 하나에 정비례하므로, 웨이퍼마다 수십~수백 단짜리 링의 주파수를 재면 그 웨이퍼의 트랜지스터가 빠른지(FF 코너) 느린지(SS 코너) 바로 알 수 있다. 칩 안에 여러 개를 흩어 두면 온도·전압 강하·노화를 실시간으로 감시하는 센서가 되고, 이 값으로 공급 전압을 조절하는 적응형 전압 조절(AVS)도 가능하다(16장). DG-7에서 FO1 단 지연은 약 3.4 ps이므로 101단 링은 약 1.5 GHz로 돈다. 위상 고정 루프의 전압 제어 발진기(VCO)도 링 구조를 많이 쓴다.
링 오실레이터 안의 각 단은 자기와 똑같은 인버터 하나만 끌고(FO1), 입력 천이도 같은 인버터에서 온다. 실제 논리 경로의 게이트는 팬아웃 3~4와 배선을 끌므로 링에서 잰 \(t_p\)보다 2~3배 느리다. 그래서 공정을 비교할 때는 부하를 맞춘 FO4 지연을 쓴다.
DG-7 단위 인버터의 실제 수치
이 책 전체가 공유하는 DG-7 기준 공정의 단위 인버터(\(W_n=1\), \(W_p=1.6\))를 이 장의 모델로 계산한 값이다. 오른쪽 열은 공개 자료에서 본 실제 7 nm급 공정의 대략적인 범위다.
| 항목 | DG-7 단위 인버터 | 계산 근거 | 실제 7 nm급(약, 2019~2023) |
|---|---|---|---|
| 공급 전압 \(V_{DD}\) / 문턱 \(V_t\) | 0.75 V / 0.30 V | DG.TECH | 0.65~0.8 V / 0.2~0.35 V |
| 입력 커패시턴스 \(C_{in}\) | 약 0.21 fF | \((1+1.6)\times 0.08\) fF | 약 0.1~0.3 fF |
| 자기 드레인 커패시턴스 \(C_{par}\) | 약 0.16 fF | \((1+1.6)\times 0.06\) fF, \(\gamma\approx0.75\) | \(\gamma\approx\) 0.6~1 |
| 켜짐 전류 \(I_{on}\) / 꺼짐 전류 \(I_{off}\) | 54 µA / 0.25 nA | DG.ids, 비 약 20만 | 비 약 10⁴~10⁶ |
| 유효 저항 \(R_{eff}\) | 약 11 kΩ | \(t_p/(0.69\,C_L)\) | 수 kΩ~수십 kΩ |
| \(V_M\) / 노이즈 마진 | 0.375 V / 약 0.27 V | DG.vtcMetrics | — |
| 최대 전압 이득 | 약 40 | VTC 기울기 | 약 10~50 |
| 고유 지연 \(t_{p0}\) | 약 1.3 ps | FO0 | 약 1~2 ps |
| FO1 지연(링 오실레이터 단 지연) | 약 3.4 ps | 과도 해석 | 약 2~5 ps |
| FO4 지연 | 약 7.5 ps | 과도 해석, DG.TECH.fo4 | 약 6~10 ps |
| FO4 부하 스위칭 에너지 \(C_LV_{DD}^2\) | 약 0.56 fJ | \((4\times0.21+0.16)\) fF × 0.75² | 약 0.3~1 fJ |
| 누설 전력(정지 상태) | 약 0.2 nW | \(I_{off}V_{DD}\) | 약 0.05~5 nW(문턱에 따라) |
숫자 감각을 하나 만들어 두자. 2 GHz로 도는 칩에서 FO4 인버터 하나가 매 주기 10% 확률로 바뀐다면 동적 전력은 \(0.1\times0.56\text{ fJ}\times2\text{ GHz}\approx0.11\ \mu\text{W}\)이고, 누설은 그 1/500 정도다. 이런 게이트가 1억 개 있으면 동적 전력만 약 11 W가 된다. 실제 칩이 클럭 게이팅으로 활동도를 낮추는 이유다.
핵심 정리
- CMOS 인버터는 pMOS 풀업과 nMOS 풀다운이 서로 반대로 켜지는 회로다. 정지 상태에서는 하나가 늘 꺼져 있어 정적 전류가 (누설을 빼면) 0이고, 출력은 레일까지 꽉 찬다.
- VTC는 \(I_{Dn}=I_{Dp}\)가 되는 출력, 즉 두 전류 곡선의 교점을 입력마다 모은 것이다. 가운데에서 두 트랜지스터가 모두 포화돼 이득이 크다.
- \(V_{IL}\), \(V_{IH}\)는 기울기 −1인 점이고, \(NM_L=V_{IL}-V_{OL}\), \(NM_H=V_{OH}-V_{IH}\)다. DG-7 단위 인버터는 \(V_M\)=0.375 V, 마진 약 0.27 V이며, 문턱 아래 0.2 V에서도 인버터로 동작한다.
- \(V_M\approx(V_{tn}+r(V_{DD}-|V_{tp}|))/(1+r)\), \(r=(\beta_p/\beta_n)^{1/\alpha}\). β비의 약한 함수이며, 옮기면 마진이 비대칭이 된다.
- 두 인버터를 고리로 이으면 나비 곡선이 생기고 안정점 두 개가 1비트를 기억한다. 날개 안 최대 정사각형의 변이 SNM이다.
- 지연은 \(C_L\,dV/dt=I_p-I_n\)의 결과로, \(t_p\approx0.69R_{eff}C_L\)이다. 입력이 느리거나 \(V_{DD}\)가 낮으면 늘고, 크기를 키워도 고유 지연 아래로는 줄지 않는다.
- 한 번의 0→1→0 주기는 \(C_LV_{DD}^2\)를 쓴다. 홀수 단 링 오실레이터는 \(f=1/(2Nt_p)\)로 돌아 공정 모니터로 쓰인다.
확인 퀴즈
Q1. CMOS 인버터의 정지 상태 전력이 (누설을 빼면) 0인 이유는?
Q2. 부하선 해석에서 VTC 가운데가 매우 가파른 직접적인 이유는?
Q3. 어떤 인버터의 \(V_{OL}\)=0.05 V, \(V_{OH}\)=0.70 V, \(V_{IL}\)=0.30 V, \(V_{IH}\)=0.45 V이다. 노이즈 마진은?
Q4. 속도 포화가 심한 짧은 채널 공정(α≈1.3)에서 \(W_p\)를 두 배로 키우면 \(V_M\)은?
Q5. 부하 1 fF, \(V_{DD}\)=0.8 V인 인버터 출력이 0→1→0 한 주기를 돌 때 소모하는 동적 에너지와, 그중 충전 때 pMOS에서 열이 되는 양은?
Q6. 단 지연이 4 ps인 인버터 25단으로 링 오실레이터를 만들면 주파수는?