HDL에서 게이트까지

회로도를 손으로 그리지 않는 이유

1971년의 첫 마이크로프로세서 인텔 4004는 트랜지스터가 약 2,300개였다. 설계자들은 커다란 모눈종이에 트랜지스터를 하나하나 그리고 손으로 마스크를 잘랐다. 50여 년이 지난 지금 노트북용 칩은 트랜지스터가 약 1,000억 개다. 개수가 4천만 배 늘었는데 설계 팀은 기껏해야 수백 배 커졌을 뿐이다. 그 차이를 메운 것이 추상화(Abstraction)와 자동화다.

이 책의 앞 장들은 사다리를 한 칸씩 올라왔다. 트랜지스터를 묶어 게이트를 만들고(5장), 게이트를 묶어 플립플롭과 FSM을(8장, 9장), 다시 덧셈기와 ALU를(11장, 12장) 만들었다. 칸을 하나 오를 때마다 아래 칸의 세부는 "이미 검증된 부품"으로 접어 둔다. 그 꼭대기에서 설계자가 손에 쥐는 도구가 하드웨어 기술 언어(HDL, Hardware Description Language)다. HDL로 쓰는 추상화 수준을 RTL(Register-Transfer Level)이라 부른다. "클럭마다 레지스터의 값이 어떤 조합 논리를 거쳐 다음 레지스터로 옮겨 가는가"만 적는 수준이다.

손으로 그리지 않는 이유가 시간만은 아니다. 회로도는 구조를 적은 것이고, RTL은 의도를 적은 것이다. "4비트 카운터"를 RTL로 쓰면 한 줄이지만, 회로도에는 그 의도가 어디에도 쓰여 있지 않다. 의도가 글로 남아 있으면 도구가 같은 의도를 더 빠른 회로, 더 작은 회로, 다른 공정의 회로로 몇 번이고 다시 만들어 낼 수 있다. 공정을 7 nm에서 5 nm로 옮길 때 RTL은 거의 그대로 두고 합성만 다시 한다.

Verilog의 기본: 코드 한 줄이 하드웨어 한 조각

소프트웨어 언어처럼 생겼지만 HDL은 "차례로 실행되는 명령"이 아니라 동시에 존재하는 부품과 배선을 적는다. 이 감각이 가장 중요하다. 아래 모듈은 4비트 입력 두 개 중 하나를 고르는 MUX, 그 결과를 클럭마다 붙잡는 레지스터, 레지스터 값의 패리티를 내는 XOR 트리로 이루어져 있다.

• module … endmodule: 부품 하나의 경계. 회로도의 "상자"다. 다른 모듈 안에 인스턴스로 끼워 넣어 계층을 만든다.
• 포트(Port): input/output은 상자의 핀이다. [3:0]은 4비트 비트 벡터(Bit vector), 즉 선 네 가닥 묶음(버스)이다.
• wire / reg / logic: 신호를 담는 이름. wire는 연속 대입으로 구동되는 선, reg는 always 블록 안에서 대입되는 변수다. SystemVerilog의 logic은 둘 다를 대신한다.
• assign: 연속 대입. 오른쪽 식이 바뀌면 왼쪽이 항상 따라 바뀐다. 곧 조합 논리 게이트와 선이다.
• always_comb: 절차적으로 쓴 조합 논리. 안의 if/case가 MUX와 게이트가 된다.
• always_ff @(posedge clk): 클럭 상승 에지에서만 값이 바뀌는 플립플롭.

눈여겨볼 점은 순서다. assign par = ^q;가 always_ff보다 위에 있어도 아무 문제가 없다. 하드웨어는 모두 동시에 존재하기 때문이다. 코드의 줄 순서가 의미를 갖는 곳은 always 블록 안쪽뿐이고, 그 안에서도 규칙이 미묘하다(4절).

비트 벡터와 연산자

Verilog 연산자는 C와 비슷해 보이지만 하드웨어 비용은 제각각이다. 비트 연산 & | ^ ~는 비트마다 게이트 하나씩, 서로 독립이다. 상수만큼의 시프트 << 1과 연결 {a, b}는 게이트가 하나도 없다. 선을 옆으로 옮겨 꽂을 뿐이다. 반면 +는 캐리가 비트를 타고 흐르는 덧셈기(11장)가 되고, ==는 XNOR 다발과 AND 트리가 된다. 단항 &a, ^a 같은 축약 연산자(Reduction operator)는 벡터의 모든 비트를 한 게이트 트리로 모은다.

조합 논리 코딩과 래치 추론의 함정

always_comb 블록은 "입력이 바뀌면 출력을 다시 계산하라"는 뜻이다. 그런데 어떤 조건에서 출력에 아무것도 대입하지 않으면 어떻게 될까? Verilog의 의미로는 그 변수가 이전 값을 그대로 유지한다. 값을 유지하려면 기억 소자가 필요하다. 합성 도구는 어쩔 수 없이 래치(Latch)를 넣는다. 이것이 악명 높은 래치 추론(Latch inference)이다.

래치 자체가 나쁜 소자는 아니다(8장). 문제는 의도하지 않은 래치다. 타이밍 분석이 까다로워지고, 글리치가 래치를 통과해 엉뚱한 값이 붙잡히며, 무엇보다 설계자가 "조합 회로"라고 믿는 곳에 상태가 숨어 버린다.

안전한 조합 논리 코딩 규칙을 정리하면 이렇다. ① 모든 조건 가지에서 모든 출력에 대입하거나, 블록 맨 앞에서 기본값을 대입한다. ② case에는 default를 둔다. ③ 감지 목록을 손으로 적지 말고 always_comb(또는 always @(*))를 쓴다. 손으로 적다 신호 하나를 빠뜨리면 시뮬레이션은 래치처럼 동작하는데 합성 결과는 조합 회로가 되어, 시뮬레이션과 실제 칩이 다르게 동작한다.

블로킹(=)과 논블로킹(<=) 대입

always 블록 안의 대입에는 두 종류가 있다. 블로킹 대입(Blocking assignment, =)은 소프트웨어처럼 그 줄에서 곧바로 값을 바꾸고 다음 줄은 바뀐 값을 본다. 논블로킹 대입(Nonblocking assignment, <=)은 오른쪽 값을 지금 계산해 두기만 하고, 실제 갱신은 그 시각의 모든 문장이 끝난 뒤 한꺼번에 한다. 플립플롭 여러 개가 같은 클럭 에지에서 "동시에" 옛값을 보고 새 값을 받는 실제 하드웨어와 맞는 쪽은 논블로킹이다.

왜 시뮬레이터는 이런 이상한 두 단계 규칙을 갖게 되었을까? 시뮬레이터는 한 번에 한 문장만 처리하는 순차 프로그램이지만, 흉내 내야 할 하드웨어는 수백만 개의 플립플롭이 정확히 같은 순간에 움직인다. 논블로킹은 "지금 시각의 모든 읽기를 끝낸 다음 쓰기"를 보장해, 블록이 어떤 순서로 실행되든 같은 결과를 낸다. 서로 다른 always 블록 사이의 실행 순서는 언어 표준이 정하지 않으므로, 블로킹으로 쓴 플립플롭은 시뮬레이터마다 다른 결과(경쟁 상태, Race condition)를 낼 수도 있다.

미니 합성기: 식이 게이트가 되기까지

논리 합성(Logic synthesis) 도구는 RTL을 받아 목표 공정의 표준 셀로 이루어진 게이트 수준 넷리스트(Gate-level netlist)를 내놓는다. 실제 도구는 수백만 줄짜리 프로그램이지만, 뼈대는 네 단계로 정리된다.

1. 파싱과 정교화(Parsing, Elaboration): 글을 읽어 식 트리(구문 트리)로 만들고, 모듈 계층과 매개변수를 펼친다.
2. 직역(Translation): 연산자마다 일반 게이트 하나를 대응시킨 기술 독립 넷리스트를 만든다.
3. 논리 최적화(Logic optimization): 상수 전파, 중복 제거, 불 대수 재구성으로 같은 기능의 더 작은 회로를 찾는다.
4. 기술 매핑(Technology mapping): 목표 공정의 셀 라이브러리에 있는 셀들로 회로를 덮는다.

아래 시뮬레이터는 Verilog의 아주 작은 부분 집합만 이해하는 장난감 합성기다. 1비트 신호의 assign 이름 = 식; 문장을 여러 개 쓸 수 있고, 연산자는 ~ & | ^ ~^ ?:와 괄호, 상수 1'b0 1'b1을 쓴다. 대입되지 않은 이름은 모두 입력으로 본다(최대 6개). 앞에서 대입한 이름을 뒤 식에서 쓰면 내부 선(wire)이 된다.

먼저 다수결 예제를 단계별로 넘겨 보자. ① 식 트리는 괄호와 우선순위대로 연산자를 묶은 것이다. Verilog의 우선순위는 ~ > & > ^ > | > ?: 순이다. ② 직역은 트리의 노드마다 게이트 하나를 둔다. ④ 표준 셀로 매핑해도 여기서는 줄 것이 별로 없지만, 라이브러리를 NAND2+INV로 바꾸면 AND-OR 구조가 NAND-NAND로 깔끔하게 바뀌어 트랜지스터가 오히려 준다. 2장에서 본 "NAND만으로 모든 회로를 만든다"가 실제 매핑에서 쓰이는 모습이다.

상수 전파 예제는 쓸데없는 논리가 얼마나 빨리 사라지는지 보여 준다. \(x \,\&\, 1 = x\), \(x \,\&\, 0 = 0\), \(x \oplus x = 0\) 같은 규칙을 반복 적용하면 긴 식이 선 하나로 줄어든다. 실제 설계에서 이런 일은 흔하다. 매개변수로 기능을 끈 블록, 0으로 묶어 둔 테스트 입력, 쓰지 않는 출력이 모두 상수 전파와 죽은 논리 제거(Dead-logic removal)로 사라진다. 중복 식 예제에서는 a & b와 b & a가 같은 게이트로 합쳐지고(교환 법칙을 아는 구조적 해싱), ~~c가 선으로 바뀐다. 전가산기에서는 합과 캐리가 a ^ b를 함께 쓰도록 공유된다.

기술 매핑과 표준 셀 라이브러리

합성의 마지막 단계는 넷리스트를 실제로 만들 수 있는 부품, 즉 표준 셀(Standard cell)로 덮는 것이다. 표준 셀은 높이가 모두 같은 미리 설계·검증된 레이아웃 조각으로, 같은 높이의 행에 벽돌처럼 나란히 놓인다. 공정마다 파운드리나 IP 회사가 셀 라이브러리를 만들어 주며, 보통 기능 100~200가지 × 크기 여러 가지 × 문턱 전압 여러 가지로 수천 개의 셀이 들어 있다.

같은 기능이라도 구동 세기(Drive strength)가 다른 셀이 여러 개 있다. 이름 끝의 X1, X2, X4는 트랜지스터 폭의 배수다. 폭이 넓으면 저항이 작아 큰 부하를 빨리 끌지만, 입력 커패시턴스와 면적, 누설 전류가 그만큼 커진다. 셀의 지연은 6장의 논리적 노력 모델로 가늠할 수 있다.

식을 보면 같은 부하에서 X를 키우면 \(C_{out}/X\) 항이 줄어 빨라진다. 그러나 이 셀의 입력 커패시턴스 \(C_{in}\)도 X배가 되어 앞 단의 부하가 커진다. 셀 하나만 보면 크게 쓸수록 이득이지만, 경로 전체로 보면 알맞은 크기가 따로 있다.

표 17-1. DG-7 교육용 셀 라이브러리(셀 높이 약 0.24 µm, 게이트 간격 약 57 nm 가정). 지연은 \(\tau(p + 5/X)\), 즉 1 fF 부하를 \(C_{inv}=0.2\) fF 기준으로 계산했다. 실제 7 nm급 라이브러리의 NAND2_X1 면적은 약 0.04~0.06 µm²다.

기술 매핑은 결국 덮기(Covering) 문제다. 넷리스트를 NAND2와 INV 같은 기본 조각으로 잘게 쪼갠 "주제 그래프"(Subject graph)를 만들고, 라이브러리의 각 셀을 "무늬"(Pattern)로 삼아 그래프를 빈틈없이 덮는다. 어떤 무늬로 덮느냐에 따라 면적과 지연이 달라진다. 트리 모양의 회로라면 동적 계획법으로 최적 덮기를 빠르게 찾을 수 있다(Keutzer의 DAGON, 1987).

시뮬레이션과 검증

코드가 합성된다고 해서 맞는 것은 아니다. 칩은 한 번 만들면 고칠 수 없고, 마스크 한 벌에 수백억 원이 든다. 그래서 현대 칩 프로젝트에서 시간과 인력이 가장 많이 드는 일은 설계가 아니라 검증(Verification)이다. 기본 도구는 테스트벤치(Testbench)다. 검증 대상 설계(DUT, Design Under Test)를 감싸고 입력 자극을 넣으며, 출력을 기대값과 비교하는 하드웨어가 아닌 코드다.

module tb;
  logic clk = 0, rst, en;  logic [3:0] q, q_ref;
  bcd_counter dut (.clk, .rst, .en, .q);          // 검증 대상
  always #5 clk = ~clk;                           // 클럭 생성 (시뮬레이션 전용)
  always_ff @(posedge clk)                         // 기준 모델: 쉽게 쓴 '정답'
    q_ref <= rst ? 0 : !en ? q_ref : (q_ref == 9) ? 0 : q_ref + 1;
  always @(negedge clk)                            // 스코어보드: 비교
    if (q !== q_ref) $error("q=%0d, expected %0d", q, q_ref);
  // 어서션: q는 언제나 0~9 범위에 있어야 한다
  a_range: assert property (@(posedge clk) disable iff (rst) q <= 9);
  initial begin
    rst = 1; en = 0; @(posedge clk); @(posedge clk); rst = 0;
    repeat (20) begin en = $urandom_range(0,4) != 0; @(posedge clk); end
    $finish;
  end
endmodule

테스트벤치의 핵심 부품은 네 가지다. 자극 생성기는 입력을 만든다(위에서는 무작위 en). 기준 모델(Reference model)은 같은 기능을 하드웨어 구조와 무관하게 가장 쉽게 쓴 "정답"이다. 스코어보드는 둘의 출력을 매 사이클 비교한다. 어서션(Assertion)은 "언제나 성립해야 하는 성질"을 시간 위의 논리식으로 적은 것이다. 기대값을 몰라도 위반만은 즉시 잡는다. 아래 시뮬레이터는 BCD 카운터(0~9 반복)를 이 책의 게이트 수준 시뮬레이터 DG.Circuit로 실제 게이트와 플립플롭으로 만들고, 위 테스트벤치를 그대로 돌린다.

버그를 하나씩 주입해 보자. 캐리 AND→OR은 오타 한 글자다. 스코어보드가 첫 불일치 사이클을 정확히 짚는다. 9 비교 실수는 9 대신 10(1010)에서 0으로 돌아가게 만든 버그로, 기대값을 몰라도 어서션이 "q=10"을 잡아낸다. 리셋 빠짐은 플립플롭이 X에서 벗어나지 못해 파형 전체가 빨간 빗금이 된다. 실제 칩이었다면 전원을 켤 때마다 임의의 값에서 시작했을 것이다. 4값 논리(0, 1, X, Z)를 쓰는 HDL 시뮬레이터가 이런 초기화 버그를 잡는 데 강한 이유다.

흥미로운 것은 en 무시 버그다. 자극을 "en 항상 1"로 바꾸면 이 버그는 전혀 드러나지 않는다. 테스트가 en=0인 경우를 한 번도 시험하지 않았기 때문이다. 버그를 찾으려면 자극이 설계의 구석구석을 건드려야 하고, 그 정도를 재는 것이 커버리지(Coverage)다. "en 드묾"으로 바꾸면 카운터가 9까지 가지 못해 상태 커버리지가 떨어지는 것도 보인다. 현대 검증은 무작위 자극을 대량으로 넣고 커버리지가 목표에 닿을 때까지 제약을 조정하는 커버리지 주도 제약 무작위 검증(Constrained-random, coverage-driven verification), 그리고 모든 입력을 수학적으로 따지는 형식 검증(Formal verification)을 함께 쓴다. 이를 체계화한 방법론이 UVM이다.

명세에서 테이프아웃까지

지금까지 본 단계를 한 줄로 이으면 디지털 칩 설계의 흐름이 된다. 이 책이 다루는 범위는 RTL과 합성까지이고, 넷리스트를 실리콘 위에 놓고 잇는 물리 설계는 시리즈의 DesignBook이 자세히 다룬다. 칩의 블록 구조와 아키텍처 결정은 SoCBook에 있다.

같은 RTL이 반드시 주문형 칩(ASIC, Application-Specific Integrated Circuit)이 되는 것은 아니다. FPGA(Field-Programmable Gate Array)는 이미 만들어진 칩 안에 작은 진리표 메모리인 LUT(Look-Up Table)와 플립플롭, 프로그래밍 가능한 배선을 수십만~수백만 개 깔아 둔 칩이다. 합성 도구는 회로를 표준 셀 대신 LUT로 덮고, 배선 스위치의 설정 비트를 만든다. \(k\)입력 LUT는 \(2^k\)비트의 SRAM에 진리표를 그대로 저장하므로, 입력이 \(k\)개인 함수라면 무엇이든 하나로 구현한다.

그래서 선택은 물량과 시간의 문제다. 한두 해 안에 수백만 개 이상 팔릴 칩은 마스크 비용을 감수하고 ASIC으로 만든다. 소량 장비, 표준이 아직 바뀌는 통신 장비, 그리고 ASIC을 만들기 전 RTL을 실제 속도로 돌려 보는 프로토타이핑에는 FPGA를 쓴다. 대형 SoC 팀은 RTL을 FPGA 수십 개로 나눠 올리거나 전용 에뮬레이터(Emulator)로 돌려, 테이프아웃 전에 운영체제를 부팅해 본다.

실제 칩 설계의 규모

마지막으로 오늘날의 칩 설계가 얼마나 큰 일인지 수치로 보자. 아래 값은 공개 자료와 업계 조사의 대략값이다.

첫 실리콘이 그대로 성공하는 비율이 생각보다 낮다는 점에 주목하자. 실패 원인 1위는 꾸준히 논리·기능 버그다. 시간의 절반 이상을 검증에 쓰고도 그렇다. 이 장에서 본 래치 추론, 블로킹 대입, 리셋 누락 같은 실수는 하나하나는 사소하지만, 수천만 줄의 코드 어딘가에 숨으면 수백억 원짜리 리스핀이 된다. 좋은 코딩 규칙, 꼼꼼한 테스트벤치, 형식 검증과 등가성 검사가 디지털 설계 실력의 큰 부분인 이유다.